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画像識別等の組込み機器では学習済み深層畳み込みニューラルネットワーク(CNN: Deep Convolutional Neural Network) の識別高速化と低消費電力化が求められている. 一般的なCNN は前半部が畳込み層, 後半部がフル結合層で構成されている. 先行研究より, 畳込み層では積和演算部がボトルネックであり, フル結合層ではメモリアクセスがボトルネックである. 本論文では, フル結合層ではニューロンを刈ることで, 重みを格納したメモリを削減し, フル結合層のメモリアクセスを高速化する. 従って, FPGAのオンチップメモリ上にフル結合層の重みを全て格納でき,メモリアクセス問題を解決できる. また, 本論文ではFPGAのオンチップメモリと組み合わせた高速なフル結合層回路を提案する. 提案する閾値ニューロン刈りにより, 元の認識精度に対して99%同等な場合はVGG-11におけるフル結合層のニューロンを87.4%削減できた. 加えて, 本論文ではCNNの入力値と重みを2値(-1/+1) に制限した2値化CNNに対して閾値ニューロン刈りを適用し、フル結合層のニューロンを60.2%削減できた.
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