| 大会名称 |
|---|
| 2016年 情報科学技術フォーラム(FIT) |
| 大会コ－ド |
| F |
| 開催年 |
| 2016 |
| 発行日 |
| 2016-08-23 |
| セッション番号 |
| 5C |
| セッション名 |
| 相互結合網 |
| 講演日 |
| 2016/09/08 |
| 講演場所(会議室等) |
| 共通教育棟E棟3階E34 |
| 講演番号 |
| C-047 |
| タイトル |
| 高次数規則トポロジの3D-NoCへのレイアウト |
| 著者名 |
| 中原 浩, 安戸僚汰, 松谷宏紀, 鯉渕道紘, 天野英晴, |
| キーワード |
| Network on Chip, 3D Chip Stacking, High-Degree Topology |
| 抄録 |
| Network-on-Chip(NoC)はチップ内のコア間通信をネットワークを用いて実現するもので、プロセッサ単体の性能向上の難化から注目を集めている。従来、NoCでは規則的・低次数トポロジであるメッシュトポロジが使われてきたが、今後チップ内のコア数が増えることを考えると配線遅延の問題が顕著になってくると予想される。これを軽減するためにThrough Silicon Via(TSV)を代表とする三次元積層技術が提案されている。これにより、一枚のチップにコアを含む場合よりも配線遅延を小さくすることが可能になる。一方で、データセンタネットワークではFlattened ButterflyやDragonflyなどの高次数トポロジを利用することで、数千・数万のノードを持つネットワーク内の平均ホップ数を小さくすることを可能にしている。本論文では、上記の遅延に優れるトポロジを3D-NoCに配置する手法を述べる。これにより、3D-NoC上で配線遅延・平均ホップ数ともに小さいレイアウトが可能となる。 |
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