| 大会名称 |
|---|
| 2021年 ソサイエティ大会 |
| 大会コ－ド |
| 2021S |
| 開催年 |
| 2021 |
| 発行日 |
| 2021/8/31 |
| セッション番号 |
| A-1 |
| セッション名 |
| 回路とシステム |
| 講演日 |
| 2021/9/17 |
| 講演場所(会議室等) |
| Meeting 19 |
| 講演番号 |
| A-1-14 |
| タイトル |
| 畳み込み回路の高速実行のための検討 |
| 著者名 |
| ◎大戸彰馬, 中西知嘉子, |
| キーワード |
| FPGA, vivado HLS, 高位合成, ultra96, vivado, 畳み込み処理 |
| 抄録 |
| 近年，エッジ端末でリアルタイムにディープラーニングの推論処理を行うことが注目されているが，エッジ端末ではリアルタイム処理が困難である．そこで，推論処理で最も時間のかかる処理である畳み込み処理をFPGAで高速に処理する手法を検討する．また，畳み込み処理をEfficientnet B0でよく使用されるサイズで，Vivado Design Suite 2018.2と高位合成を行うVivado HLS 2018.2の2つのツールを用いて回路の作成を行う．そして，作成した回路とソフトウェアで処理した畳み込み処理の処理時間を比較し，どのような構成の回路が高速になるかを検討する． |
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