| 大会名称 |
|---|
| 2017年 総合大会 |
| 大会コ－ド |
| 2017G |
| 開催年 |
| 2017 |
| 発行日 |
| セッション番号 |
| C-12 |
| セッション名 |
| 集積回路 |
| 講演日 |
| 2017/3/25 |
| 講演場所(会議室等) |
| 共通講義棟南 403 |
| 講演番号 |
| C-12-26 |
| タイトル |
| 論理合成可能なADPLL自動生成フレームワークの構築 |
| 著者名 |
| ○生方慎也, 小松 聡, |
| キーワード |
| PLL, ADPLL, 位相同期回路, フレームワーク, 設計容易化, 最適化 |
| 抄録 |
| PLL(Phase Locked Loop)は様々な回路に搭載されており、必要不可欠な存在となっている。しかし、ターゲット回路に最適なPLLを設計するのは手間であり、容易ではない。そこで本研究では、与えた仕様からAll-Digitral PLL(ADPLL)を自動生成するフレームワークを構築し、回路設計を容易化することを目的とする。結果として、180[nm]プロセスを用いて3通りのシミュレーション結果を示し、760[MHz]において低ジッタ化を実現した。今後は回路面積を仕様として与える手法や低消費電力化について検討していく。 |
| 本文pdf |
|
PDF download
|