Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380
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VLD2014-153
A Fast Lithographic Mask Correction Algorithm
○Ahmd Awad・Atsushi Takahashi（Tokyo Institute of Technology）
pp. 1 - 6
VLD2014-154
側壁プロセス配線におけるカットパターン削減手法
○高橋紀之・井原岳志・高橋篤司（東工大）
pp. 7 - 12
VLD2014-155
位相的な配線可能性を考慮した高速なナンバーリンク解法
○田中雄一郎・高橋篤司（東工大）
pp. 13 - 18
VLD2014-156
集合対間配線における配線付け替えのためのゼロ閉路探索手法
○中谷勇太・高橋篤司（東工大）
pp. 19 - 24
VLD2014-157
集合対間配線手法と混合整数計画法に基づく対称配線手法
○伊藤正人・董 青・中武繁寿（北九州市大）
pp. 25 - 30
VLD2014-158
SATソルバと焼きなまし法によるMOS回路の1次元レイアウトの面積最小化手法
○増子 駿・小平行秀（会津大）
pp. 31 - 36
VLD2014-159
3次元LSIフロアプラン探索のための重矩形分割の表現方法に関する研究
○小貝和史・藤吉邦洋（東京農工大）
pp. 37 - 41
VLD2014-160
動作マージンの拡大とリーク電流の低減を両立した低電圧動作1電源6-Tr CMOS SRAMの開発
○小林伸彰・伊藤隆祐・本島浩二・榎本忠儀（中大）
pp. 43 - 48
VLD2014-161
A Processor-Level NBTI Mitigation Technique of Applying Anti-Aging Gate Control through Instruction Set Architecture
○Song Bian・Michihiro Shintani（Kyoto Univ.）・Zheng Wang（RWTH Aachen Univ.）・Masayuki Hiromoto（Kyoto Univ.）・Anupam Chattopadhyay（Nanyang Tech. Univ.）・Takashi Sato（Kyoto Univ.）
pp. 49 - 54
VLD2014-162
低電力耐ソフトエラーラッチの設計
○田島咲季・史 又華・戸川 望・柳澤政生（早大）
pp. 55 - 60
VLD2014-163
プロセスばらつきとBTIの相関を考慮したタイミングマージン削減手法の検討
○籔内美智太郎・小林和淑（京都工繊大）
pp. 61 - 66
VLD2014-164
整数線形計画法による高面積効率耐ソフトエラーデータパス回路合成
○呉 政訓・金子峰雄（北陸先端大）
pp. 67 - 72
VLD2014-165
高位合成ツールからの非同期式回路生成に関する研究
○小峰太一・齋藤 寛（会津大）
pp. 73 - 78
VLD2014-166
高位合成によるFIRフィルタ設計 ～ 任意のFIRフィルタ回路の自動生成 ～
○山本 亮・岡田尚也・峯岸孝行（三菱電機）
pp. 79 - 83
VLD2014-167
上流と下流からの挟み撃ち設計検証手法
○石野禎将（三菱電機マイコン機器ソフトウエア）
pp. 85 - 89
VLD2014-168
［招待講演］VLSI設計における企業の研究と大学の研究
○後藤 敏（早大）
pp. 91 - 93
VLD2014-169
［記念講演］Area Efficient Device-Parameter Estimation using Sensitivity-Configurable Ring Oscillator
○Shoichi Iizuka・Yuma Higuchi・Masanori Hashimoto・Takao Onoye（Osaka Univ.）
p. 95
VLD2014-170
［記念講演］A Performance Enhanced Dual-switch Network-on-Chip Architecture
○Lian Zeng・Takahiro Watanabe（Waseda Univ.）
pp. 97 - 102
VLD2014-171
［記念講演］A Length Matching Routing Method for Disordered Pins in PCB Design
○Ran Zhang・Tieyuan Pan・Li Zhu・Takahiro Watanabe（Waseda Univ.）
pp. 103 - 108
VLD2014-172
［記念講演］ニアスレッショルド回路設計のための基本定理
塩見 準・○石原 亨・小野寺秀俊（京大）
pp. 109 - 114
VLD2014-173
［記念講演］A Bit-Write Reduction Method based on Error-Correcting Codes for Non-Volatile Memories
○Masashi Tawada・Shinji Kimura・Masao Yanagisawa・Nozomu Togawa（Waseda Univ.）
p. 115
VLD2014-174
RTN起因のリングオシレータ発振周波数変動を利用したPUF
○吉永 幹・粟野皓光・廣本正之・佐藤高史（京大）
pp. 117 - 122
VLD2014-175
トランジスタ・アレイ方式に基づくPLLの設計及び評価に関する考察
○三浦祐樹・南里昌志・董 青・中武繁寿（北九州市大）
pp. 123 - 128
VLD2014-176
パワースイッチ立上り時間制御におけるパワースイッチ駆動回路を用いたグラウンドバウンス低減効果の評価
○大西哲太郎・宇佐美公良（芝浦工大）
pp. 129 - 134
VLD2014-177
ゲートレベルパイプライン型自己同期回路における順序回路の最適化
○伊東 敦・池田 誠（東大）
pp. 135 - 140
VLD2014-178
高速光通信向けFECの集積化検討
○宮野鼻晃士・平野 進・吉田英夫・宮田好邦・杉原堅也・久保和夫・小西良明・斧原聖史・峯岸孝行・杉原隆嗣（三菱電機）
pp. 141 - 146
VLD2014-179
薄膜BOX-SOIにおける論理合成対象電圧の選択によるエネルギー最小化
○川崎 純・宇佐美公良（芝浦工大）
pp. 147 - 152
VLD2014-180
数値流体力学におけるLax-Friedrichsスキームを実現する並列アルゴリズムとそのFPGA実装
○芳賀裕介・永山 忍・若林真一・稲木雅人（広島市大）
pp. 153 - 158
VLD2014-181
エラー検出回復方式を導入した乗算器の性能検証
○大月郷史・高橋篤司（東工大）
pp. 159 - 164
VLD2014-182
ゲートレベルネットリストを対象としたスコアに基づくハードウェアトロイ識別手法
○大屋 優・史 又華・柳澤政生・戸川 望（早大）
pp. 165 - 170
VLD2014-183
ルックアップテーブルを用いたapproximate computing向けアーキテクチャの実装と評価
○杉山翔一郎・タンビア アーメド・原 祐子（東工大）
pp. 171 - 176
VLD2014-184
実行時間がばらつくタスクに対するリストスケジューリング手法
○野村孔命・高島康裕（北九州市大）
pp. 177 - 182
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．