| 講演名 | 2019-06-12 CGLAにおける高速コンパイルとチューニングのためのアーキテクチャ支援 中島 康彦(奈良先端大), |
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| 抄録(和) | 半導体微細化による低電力化やコストダウンの恩恵がなくなった現在，ノイマン型計算基盤を補完する計算基盤としてCoarse Grained Reconfigurable Array（CGRA）が利用されつつある．ただし，普及のためには，アルゴリズム探索や性能チューニングのTurn Around Time（TAT）短縮が重要である．細粒度再構成可能デバイスであるFPGAでは，大規模回路の合成配置配線に数時間を要することが珍しくないのに対し，租粒度再構成可能デバイスであるCGRAのコンパイル時間は短いはずである．しかし，計算資源や再構成の自由度が限られていると，探索的コンパイルが必要となり，大規模CGRAでは指数関数的なコンパイル時間がプログラム開発の足枷となる．本稿では，探索的コンパイルが不要であるものの必要レジスタ数の増加が懸念されるリニアアレイ型CGRA（CGLA）を取り挙げ，アプリケーションの写像に必要なレジスタ数の評価を行った．各段に16個の伝搬レジスタがあれば多様なアプリケーションを写像でき，アプリケーション毎の1段の伝搬レジスタ使用率は最大100%[16個]から44%[7個]（全体平均70%[11.2個]），平均75%[12個]から13%[2個]（全体平均44%[7.0個]）と無駄が少ないことがわかった． |
| 抄録(英) | At present, the benefits of power reduction and cost reduction due to the miniaturization of semiconductors are lost, and the coarse grained reconfigurable array (CGRA) is being used as one of the platforms to complement the Neumann type platforms. However, it is important to shorten the Turn Around Time (TAT) of searching algorithms and tuning of performance. In FPGAs, which are fine-grained reconfigurable devices, it is not uncommon for synthetic placement and routing of large-scale circuits to take several hours, whereas the compilation time of CGRA, which is a fine-grained reconfigurable device, should be short. However, if computational resources and freedom of reconstruction are limited, exploratory compilation is required, and in large-scale CGRA, exponential compilation time becomes the bottleneck for programming. In this paper, the linear array CGRA (CGLA), which does not require exploratory compilation but is concerned about the increase in the number of required registers, is taken up, and the number of registers required for application mapping is evaluated. If there are 16 propagation registers in each stage, various applications can be mapped, and the propagation register utilization of one stage per application can be up to 100% [16] to 44% [7] (overall average 70% [11.2]. It is found that waste is small. |
| キーワード(和) | GRA / コンパイラ |
| キーワード(英) | GRA / compiler |
| 資料番号 | CPSY2019-9,DC2019-9 |
| 発行日 | 2019-06-04 (CPSY, DC) |
| 研究会情報 | |
| 研究会 | DC / CPSY / IPSJ-ARC |
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| 開催期間 | 2019/6/11(から2日開催) |
| 開催地（和） | 指宿温泉 休暇村 指宿 |
| 開催地（英） | National Park Resort Ibusuki |
| テーマ（和） | HotSPA2019: アーキテクチャ，コンピュータシステム，ディペンダブルコンピューティングおよび一般 |
| テーマ（英） | Architecture, Computer Systems, Dependable Computing, etc. (HotSPA2019) |
| 委員長氏名（和） | 福本 聡(首都大東京) / 入江 英嗣(東大) / 井上 弘士(九大) |
| 委員長氏名（英） | Satoshi Fukumoto(Tokyo Metropolitan Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Hiroshi Inoue(Kyushu Univ.) |
| 副委員長氏名（和） | 高橋 寛(愛媛大) / 鯉渕 道紘(NII) / 中島 耕太(富士通研) |
| 副委員長氏名（英） | Hiroshi Takahashi(Ehime Univ.) / Michihiro Koibuchi(NII) / Kota Nakajima(Fujitsu Lab.) |
| 幹事氏名（和） | 新井 雅之(日大) / 難波 一輝(千葉大) / 津邑 公暁(名工大) / 高前田 伸也(北大) / 近藤 正章(東大) / 塩谷 亮太(名大) / 田中 美帆(富士通研) / 長谷川 揚平(東芝メモリ) |
| 幹事氏名（英） | Masayuki Arai(Nihon Univ.) / Kazuteru Namba(Chiba Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Shinya Takameda(Hokkaido Univ.) / Masaaki Kondo(Univ. of Tokyo) / Ryota Shioya(Nagoya Univ.) / Miho Tanaka(Fujitsu Labs.) / Yohei Hasegawa(Toshiba Memory) |
| 幹事補佐氏名（和） | / 有間 英志(東大) / 小川 周吾(日立) |
| 幹事補佐氏名（英） | / Eiji Arima(Univ. of Tokyo) / Shugo Ogawa(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Dependable Computing / Technical Committee on Computer Systems / Special Interest Group on System Architecture |
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| 本文の言語 | JPN |
| タイトル（和） | CGLAにおける高速コンパイルとチューニングのためのアーキテクチャ支援 |
| サブタイトル（和） | |
| タイトル（英） | Architectural Support in CGLA for Quick Compilation and Fine Tuning |
| サブタイトル（和） | |
| キーワード(1)（和/英） | GRA / GRA |
| キーワード(2)（和/英） | コンパイラ / compiler |
| 第 1 著者 氏名（和/英） | 中島 康彦 / Yasuhiko Nakashima |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) Nara Institute of Science and Technology(略称：NAIST) |
| 発表年月日 | 2019-06-12 |
| 資料番号 | CPSY2019-9,DC2019-9 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | CPSY-76,DC-77 |
| ページ範囲 | pp.71-76(CPSY), pp.71-76(DC), |
| ページ数 | 6 |
| 発行日 | 2019-06-04 (CPSY, DC) |