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すべての研究会開催スケジュール (検索条件: すべての年度)
| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| CPSY, DC (共催) IPSJ-ARC (連催) [詳細] |
2022-10-12 14:00 |
新潟 | 湯沢東映ホテル （ハイブリッド開催，主：現地開催，副：オンライン開催） |
並列テストのためのコントローラの制御信号のドントケア割当てアルゴリズム ○徐 浩豊・細川利典（日大）・吉村正義（京都産大）・新井雅之（日大）  CPSY2022-24 DC2022-24 |
近年，VLSIのテストコスト増大に伴い，テストパターン数の削減が重要になっている．そのため，テスト並列化を考慮したテスト... [more] | CPSY2022-24 DC2022-24 pp.37-42 |
| DC | 2018-02-20 09:55 |
東京 | 機械振興会館 | コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法 ○竹内勇希・武田 俊・細川利典・山崎紘史（日大）・吉村正義（京都産大） DC2017-78 |
VLSIのテストコストを削減するためには，テストパターン数を削減することが必要である．特に動的テスト圧縮の効率を高めるた... [more] | DC2017-78 pp.7-12 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 15:20 |
熊本 | くまもと県民交流館パレア | コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法 ○武田 俊・細川利典・山崎紘史（日大）・吉村正義（京都産大） VLD2017-37 DC2017-43 |
近年, VLSIのテストコスト増大に伴い，DFT設計を用いたテストパターン数削減手法が重要視されている．特に， VLSI... [more] | VLD2017-37 DC2017-43 pp.61-66 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2010-12-01 11:25 |
福岡 | 九州大学医学部百年講堂 | 動作記述を用いた順序テスト生成およびテスト容易化バインディング ○井上諒一・藤原浩顕・細川利典（日大）・藤原秀雄（奈良先端大） VLD2010-76 DC2010-43 |
順序回路に対して多くのテスト生成アルゴリズムが提案されているが，組合せ回路に対するテスト生成と比べ困難な問題であり，現実... [more] | VLD2010-76 DC2010-43 pp.143-148 |
| VLD, CAS, SIP (共催) |
2008-06-27 10:00 |
北海道 | 北海道大学 高等教育機能開発センター | ADDを用いたテスト環境生成問題について ○清水祐紀（奈良先端大）・黄 佳儀（マレーシア工科大）・藤原秀雄（奈良先端大） CAS2008-22 VLD2008-35 SIP2008-56 |
本論文では，ADD(Assignment Decision Diagram)で表現される機能記述RTL(Register... [more] | CAS2008-22 VLD2008-35 SIP2008-56 pp.19-24 |
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