| 講演名 | 2015-03-04 エラー検出回復方式を導入した乗算器の性能検証(高性能化手法,システムオンシリコンを支える設計技術) 大月 郷史, 高橋 篤司, |
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| 抄録(和) | 現在のデジタル集積回路の主流方式では,フリップフロップ間の信号伝搬遅延の最大値が回路性能を決める.そのため最大遅延の削減が設計目標となるが,頭打ちになりつつある.エラー検出回復方式における回路性能はクロック周期と遅延エラー発生率に依存する.本稿では,遅延エラーの発生率が高い回路に関して,クロック周期と回路性能の関係を検証するために乗算器をエラー検出回復方式を用いて設計,FPGA上に実装し,動作・性能検証を行った. |
| 抄録(英) | In the current typical of integrated circuits, the performance is determined by the maximum delay between flip-flops. Therfore, the reduction of the maximum delay has been pursured, however, it approaches the limit. In the circuits with the error detection/correction system, the performance is bounded by the clock period and delay error rate. In this paper, we discuss a relation between clock period and delay error rate on a circuit which has high error rate. We evaluate the performance of variable-latency circuit of a multiplier with error-detection/correction system on FPGA. |
| キーワード(和) | エラー検出回復方式 / クロック周期 / 遅延エラー発生率 / 乗算器 |
| キーワード(英) | error-detection/correction system / clock period / delay error rate / multiplier |
| 資料番号 | VLD2014-181 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2015/2/23(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | エラー検出回復方式を導入した乗算器の性能検証(高性能化手法,システムオンシリコンを支える設計技術) |
| サブタイトル（和） | |
| タイトル（英） | An Evaluation of the Performance of a Multiplier in Error-detection/correction-framework |
| サブタイトル（和） | |
| キーワード(1)（和/英） | エラー検出回復方式 / error-detection/correction system |
| キーワード(2)（和/英） | クロック周期 / clock period |
| キーワード(3)（和/英） | 遅延エラー発生率 / delay error rate |
| キーワード(4)（和/英） | 乗算器 / multiplier |
| 第 1 著者 氏名（和/英） | 大月 郷史 / Satoshi OTSUKI |
| 第 1 著者 所属（和/英） | 東京工業大学 Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 高橋 篤司 / Atsushi TAKAHASHI |
| 第 2 著者 所属（和/英） | 東京工業大学 Tokyo Institute of Technology |
| 発表年月日 | 2015-03-04 |
| 資料番号 | VLD2014-181 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |