| 講演名 | 2015-03-03 A Performance Enhanced Dual-switch Network-on-Chip Architecture , |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | |
| 抄録(英) | Network-on-Chip (NoC) is an attractive solution for future systems on chip (SoC). The network performance depends critically on the performance of packets routing. However, as the network becomes more congested, packets will be blocked more frequently. It would result in degrading the network performance. In this article, we propose an innovative dual-switch allocation (DSA) design. By introducing two switch allocations, we can make utmost use of idle output ports. Experimental results show that our design significantly achieves the performance improvement in terms of throughput and latency at the cost of very little power overhead. |
| キーワード(和) | |
| キーワード(英) | |
| 資料番号 | VLD2014-170 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 2015/2/23(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | A Performance Enhanced Dual-switch Network-on-Chip Architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | |
| 第 1 著者 氏名（和/英） | / Lian Zeng |
| 第 1 著者 所属（和/英） | Graduate School of Information, Production and Systems, Waseda University |
| 発表年月日 | 2015-03-03 |
| 資料番号 | VLD2014-170 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |