| 講演名 | 2015-03-03 上流と下流からの挟み撃ち設計検証手法(高位LSI設計検証,システムオンシリコンを支える設計技術) 石野 禎将, |
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| 抄録(和) | いつでも回路を変更できるFPGAは検証が疎かになる傾向にあり,不具合収束の長期化を招いている.一方で,ASIC並みの網羅的な機能シミュレーションだけでFPGAの検証を行うと,FPGAの特長が阻害されてしまう.そのため,上流のシミュレーションで検証する機能と,下流の実基板で検証する機能とを切り分けた検証プロセスを採用し,大規模FPGAの開発に適用した.上流ではSystemCによる設計不具合の早期検出を,下流ではFPGA標準搭載IPの活用による実基板検証の効率化を実現し,従来手法と比べ開発期間の40%短縮を達成した. |
| 抄録(英) | The biggest advantage of FPGA is that can change the circuits at any time. Therefore, verification in virtual stage becomes neglected, and has led to prolonged verification in real stage. FPGA verification using only exhaustive simulation for ASIC, eliminate the advantages of the FPGA. In this paper, we introduce a method that combines the virtual and real stage verification to reduce the development period. Virtual verification using SystemC detects the defects of design at an earlier stage. Real verification using the FPGA standard on-chip IPs reduces the system verification period. This development process realizes 40% reduction of FPGA development period compared with conventional verification methods. |
| キーワード(和) | SystemC / FPGA / 定量的開発管理 / 高位合成 |
| キーワード(英) | SystemC / FPGA / Quantitative Project Management / High-Level Synthesis |
| 資料番号 | VLD2014-167 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2015/2/23(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 上流と下流からの挟み撃ち設計検証手法(高位LSI設計検証,システムオンシリコンを支える設計技術) |
| サブタイトル（和） | |
| タイトル（英） | A Virtual/Real Combined Verification Method for FPGAs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SystemC / SystemC |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | 定量的開発管理 / Quantitative Project Management |
| キーワード(4)（和/英） | 高位合成 / High-Level Synthesis |
| 第 1 著者 氏名（和/英） | 石野 禎将 / Yoshimasa ISHINO |
| 第 1 著者 所属（和/英） | 三菱電機マイコン機器ソフトウエア株式会社第4事業部 Mitsubishi Electric Micro-Computer Application Software Co.,Ltd. |
| 発表年月日 | 2015-03-03 |
| 資料番号 | VLD2014-167 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |