| 講演名 | 2015-01-30 DPLLを用いた拡張性を考慮したWinner-Take-Allニューラルネット(ニューロコンピューティング実装及び人間科学のための解析・モデル化,一般) 東 正樹, 肥川 宏臣, |
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| 抄録(和) | 本論文では,新しいWinner-take-all(WTA)回路を備えた,位相変調信号とディジタル位相同期ループ(Digital phase-locked loops:DPLL)を用いたWinner-take-all neural network(WTANN)を提案する.提案するシステムではDPLLが演算素子として扱われるため,すべての入力値は矩形波信号の位相によって表現される.また,勝者検索回路は単純なWTA回路に置き換えられている.提案したWTANNをVery high speed integrated circuit(VHSIC) hardware description language(VHDL)によって設計し,シミュレーションと実装実験を行うことで学習性能の有効性を示す.従来のWTA回路は勝者ニューロンを検索するために全てのニューロンのベクトル距離を参照し,1つずつ比較しなければならない.それに対して,提案システムでは勝者検索回路は全てのニューロンに分散され,独立して動作を行う.そのため各ニューロンと勝者検索回路間の通信が不要になるという利点がある.さらに,提案システムはニューロン数の増加に伴ったシステムの拡張が容易であるという特徴をもっている.システムの回路規模と動作速度の評価は,論理合成ツールとField programmable gate array(FPGA)を利用して行った.また,アヤメデー夕とワインデータの2種類のデータセットを用いた分類シミュレーションを行った.その結果,提案するWTANNが有効な学習性能を持つことが確認できた. |
| 抄録(英) | This paper proposes a hardware winner-take-all neural network (WTANN) that employs a new winner-take-all (WTA) circuit with phase-modulated pulse signals and digital phase-locked loops (DPLLs). The system uses DPLL as a computing element, so all input values are expressed by phases of rectangular signals. The proposed WTA circuit employs a simple winner search circuit. The proposed WTANN architecture is described by very high speed integrated circuit (VHSIC) hardware description language (VHDL) and its feasibility was tested and verified through simulations and experiments. Conventional WTA takes a centralized winner search approach, in which vector distances are collected from all neurons and compared. In contrast, the winner search in the proposed system is carried out locally by a distributed winner search circuit among neurons. Therefore, no global communication channels with a wide bandwidth between the winner search module and each neuron are required. Furthermore, the proposed WTANN can easily extend the system scale, merely by increasing the number of neurons. The circuit size and speed were then evaluated by applying the VHDL description to a logic synthesis tool and experiments using a field programmable gate array (FPGA). Vector classifications with WTANN using two kinds of data sets, Iris and Wine, were carried out in VHDL simulations. The results revealed that the proposed WTANN achieved valid learning. |
| キーワード(和) | ニューラルネットワーク / Winner-Take-All / DPLL / 教師あり学習 |
| キーワード(英) | Neural Network / Winner-Take-All / DPLL / Supervised Learning |
| 資料番号 | NC2014-65 |
| 発行日 |
| 研究会情報 | |
| 研究会 | NC |
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| 開催期間 | 2015/1/22(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Neurocomputing (NC) |
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| 本文の言語 | JPN |
| タイトル（和） | DPLLを用いた拡張性を考慮したWinner-Take-Allニューラルネット(ニューロコンピューティング実装及び人間科学のための解析・モデル化,一般) |
| サブタイトル（和） | |
| タイトル（英） | Winner-Take-All Neural Network with DPLL Considering Scalability |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ニューラルネットワーク / Neural Network |
| キーワード(2)（和/英） | Winner-Take-All / Winner-Take-All |
| キーワード(3)（和/英） | DPLL / DPLL |
| キーワード(4)（和/英） | 教師あり学習 / Supervised Learning |
| 第 1 著者 氏名（和/英） | 東 正樹 / Masaki AZUMA |
| 第 1 著者 所属（和/英） | 関西大学大学院理工学研究科 Graduate School of Science and Engineering, Kansai University |
| 第 2 著者 氏名（和/英） | 肥川 宏臣 / Hiroomi HIKAWA |
| 第 2 著者 所属（和/英） | 関西大学大学院理工学研究科 Graduate School of Science and Engineering, Kansai University |
| 発表年月日 | 2015-01-30 |
| 資料番号 | NC2014-65 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 437 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |