| 講演名 | 2015-01-29 PWM制御向け高時間分解能信号生成回路のFPGA実装(FPGA応用(1),FPGA応用及び一般) 柏木 瞬, 光武 大貴, 谷口 弘展, 柴田 裕一郎, 小栗 清, 丸田 英徳, 黒川 不二雄, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 近年、電子機器の省エネ化への取り組みとしてスイッチング電源のディジタル制御とその高周波化が注目されている。FPGAを用いたディジタル制御電源は電圧の変化に対する効果的な制御をリアルタイムに行うことができ、高速な並列演算回路によって制御の高速化が可能となる。一方、スイッチング電源の高周波化に対応するためには、FPGAの資源使用量を抑えつつ、PWM制御の時間分解能を向上させる方法を考えることが課題となる。そこで、本稿ではパラレルデータをシリアルデータに変換するSerDesプリミィブとシリアルデータの遅延量を細粒度に変更できるODELAYE2プリミティブを組み合わせた新しいPWM信号生成回路を提案する。この回路を実際にFPGAに実装したところ、約0.08nsの時間分解能を持つPWM信号を生成することができ、遅延の線形性についても概ね良好であることを確認した。また、資源使用数については、Slice数37、Flip FloP数63、LUT数98となり、少ない回路規模で実現できることが明かになった。 |
| 抄録(英) | Recently, high-frequency digitally controlled switching power supplies have received increasing attention in the context of energy saving for electronic equipments. Digitally controlled switching power supplies using FPGAs can perform real-time effective control for voltage changes, by making the best use of high-speed parallel arithmetic circuits. On the other hand, one of the challenges for high-frequency control is to improve time resolution of PWM control while alleviating FPGA resource utilization. This paper shows a novel PWM signal generation circuit with an SerDes primitive for parallel-serial conversion and an ODELAYE2 primitive for fine grained adjustment of a delay quantity. Empirical evaluation results reveal that the proposed circuit can control the duration of the PWM signal in units of approximately 0.08ns and achieves preferable linearity of the delay. The required hardware amount is also small: 37 slices, 63 flip-flops, and 98 LUTs are utilized, respectively. |
| キーワード(和) | FPGA / スイッチング電源 / PWM制御 / odelay / Serdes |
| キーワード(英) | FPGA / Switching Power Supply / PWM Control / odelay / SerDes |
| 資料番号 | VLD2014-125,CPSY2014-134,RECONF2014-58 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
|---|---|
| 開催期間 | 2015/1/22(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | PWM制御向け高時間分解能信号生成回路のFPGA実装(FPGA応用(1),FPGA応用及び一般) |
| サブタイトル（和） | |
| タイトル（英） | FPGA Implementation of a High Time Resolution Signal Generation Circuit for PWM |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | スイッチング電源 / Switching Power Supply |
| キーワード(3)（和/英） | PWM制御 / PWM Control |
| キーワード(4)（和/英） | odelay / odelay |
| キーワード(5)（和/英） | Serdes / SerDes |
| 第 1 著者 氏名（和/英） | 柏木 瞬 / Shun KASHIWAGI |
| 第 1 著者 所属（和/英） | 長崎大学 Nagasaki University |
| 第 2 著者 氏名（和/英） | 光武 大貴 / Daiki MITSUTAKE |
| 第 2 著者 所属（和/英） | 長崎大学 Nagasaki University |
| 第 3 著者 氏名（和/英） | 谷口 弘展 / Hironobu TANIGUCHI |
| 第 3 著者 所属（和/英） | 長崎大学 Nagasaki University |
| 第 4 著者 氏名（和/英） | 柴田 裕一郎 / Yuichiro SHIBATA |
| 第 4 著者 所属（和/英） | 長崎大学 Nagasaki University |
| 第 5 著者 氏名（和/英） | 小栗 清 / Kiyoshi OGURI |
| 第 5 著者 所属（和/英） | 長崎大学 Nagasaki University |
| 第 6 著者 氏名（和/英） | 丸田 英徳 / Hidenori MARUTA |
| 第 6 著者 所属（和/英） | 長崎大学 Nagasaki University |
| 第 7 著者 氏名（和/英） | 黒川 不二雄 / Fujio KUROKAWA |
| 第 7 著者 所属（和/英） | 長崎大学 Nagasaki University |
| 発表年月日 | 2015-01-29 |
| 資料番号 | VLD2014-125,CPSY2014-134,RECONF2014-58 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 428 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |