| 講演名 | 2014-12-19 III-V-OI基板の耐熱性向上技術および低抵抗横型PIN接合形成技術(光パッシブコンポネント(フィルタ,コネクタ,MEMS),半導体レーザ関連技術,シリコンフォトニクス,一般) 一宮 佑希, 竹中 充, 高木 信一, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | III-V CMOSフォトニクスは、III-V-on-Insulator (III-V-OI)基板を用いることで化合物半導体層への強い光閉じ込めを実現し、またレーザーなどのアクティブデバイスとパッシブデバイスとのモノリシック集積を可能にするプラットフォームである。今回、III-V-OI基板上での高性能アクティブ光デバイスの実現に向けて、III-V-OI基板の耐熱性向上の方法と、低抵抗横型p-i-n接合の形成技術について調べた。III-V-OI基板の耐熱性はIII-V層と絶縁層との界面状態が大きく影響し、キャップ層の再堆積やSiO_2を用いた基板貼り合わせにより基板の耐熱性が向上することが分かった。横型p-i-n接合については、Siイオン注入とZn拡散を用いてn^+領域とp^+領域を形成しさらにi領域の長さを小さくすることで1.0Ω・cmという低抵抗p-i-nダイオードを実証した。 |
| 抄録(英) | III-V CMOS photonics is a platform which enables strong optical confinement to the III-V waveguides by using III-V-on-Insulator (III-V-OI) wafers. III-V CMOS photonics also enables monolithic integration of passive waveguide devices and high performance active photonic devices including lasers. In this paper, we have investigated how to improve the thermal tolerance of the III-V-OI wafers and how to form low-resistance lateral p-i-n junctions on the III-V-OI wafers. We have found that the interface state between the III-V layer and the insulating layer is important for the thermal tolerance of the III-V-OI wafers. The interface state after high temperature process was found to be improved by the re-capping process and changing the bonding interface to SiO_2 from Al_2O_3. Then, we have formed lateral p-i-n junctions on the III-V-OI wafers using Si ion implantation and Zn diffusion process. By reducing the length of the 'i' layer, low resistance of 1.0 Ω・cm was obtained. |
| キーワード(和) | 光集積回路 / 基板貼り合わせ / 耐熱性 / 横型PIN接合 / III-V CMOSフォトニクス |
| キーワード(英) | Photonic integrated circuits / Wafer bonding / Thermal tolerance / Lateral PIN junctions / III-V CMOS photonics |
| 資料番号 | OPE2014-146,LQE2014-133 |
| 発行日 |
| 研究会情報 | |
| 研究会 | LQE |
|---|---|
| 開催期間 | 2014/12/11(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Lasers and Quantum Electronics (LQE) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | III-V-OI基板の耐熱性向上技術および低抵抗横型PIN接合形成技術(光パッシブコンポネント(フィルタ,コネクタ,MEMS),半導体レーザ関連技術,シリコンフォトニクス,一般) |
| サブタイトル（和） | |
| タイトル（英） | Thermal Resistance Improvement and Low-resistance Lateral PIN Junction Formation Technique on III-V-OI Wafers |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 光集積回路 / Photonic integrated circuits |
| キーワード(2)（和/英） | 基板貼り合わせ / Wafer bonding |
| キーワード(3)（和/英） | 耐熱性 / Thermal tolerance |
| キーワード(4)（和/英） | 横型PIN接合 / Lateral PIN junctions |
| キーワード(5)（和/英） | III-V CMOSフォトニクス / III-V CMOS photonics |
| 第 1 著者 氏名（和/英） | 一宮 佑希 / Yuki IKKU |
| 第 1 著者 所属（和/英） | 東京大学工学系研究科電気系工学専攻 Department of Electrical Engineering and Information Systems, University of Tokyo |
| 第 2 著者 氏名（和/英） | 竹中 充 / Mitsuru TAKENAKA |
| 第 2 著者 所属（和/英） | 東京大学工学系研究科電気系工学専攻 Department of Electrical Engineering and Information Systems, University of Tokyo |
| 第 3 著者 氏名（和/英） | 高木 信一 / Shinichi TAKAGI |
| 第 3 著者 所属（和/英） | 東京大学工学系研究科電気系工学専攻 Department of Electrical Engineering and Information Systems, University of Tokyo |
| 発表年月日 | 2014-12-19 |
| 資料番号 | OPE2014-146,LQE2014-133 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 378 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |