| 講演名 | 2014-11-26 タイミング制約を含んだ回路記述方式とその意味論(回路設計手法,デザインガイア2014-VLSI設計の新しい大地-) 西村 俊二, 尼崎 太樹, 末吉 敏則, |
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| 抄録(和) | 数学的な理論に基づく厳密な検証が可能となることから,各種の形式検証手法が広がりつつあるが,その検証対象は同期回路に限られている.非同期回路については,遅延値が不明な回路記述のみを対象としての検証は意味をなさないからである.本稿では形式検証の対象を同期回路以外にも広げるべく,タイミング制約を含んだ回路記述方式とその意味論を提案する.提案の記述方式は,プログラミング言語のクラスArrowの概念を用いて構成要素中心の考え方を可能にする.また,その意味論は様相論理のクリプキ意味論を用い,抽象的な遅延の概念を導入する.提案の回路記述とその意味論により,非同期回路についても形式検証が可能となることを示す.また,実用化に向けた試みとして定理証明言語Agda上の実装もあわせて示す. |
| 抄録(英) | Formal verification methods are wide-spreading due to its mathmatical rigorous aspect, although they limited to synchrounous circiut. For an asynchronou circuit, It is almost no meaning in verification along undefined delay values on circuit description phase. In this article, we propose a hardware description method and semantics providing a timing constraint to allow verification of an asynchronous circuit. The description method is component-centered by introducing a concept of Arrows that is a class of a programming language. The semantics employs an abstract delay under Kripke semantics of modal logic. Verification of an asynchronous circuit become possible with applying the description method and semantics. We also show an implementation of the description and semantics on theorem prover Agda. |
| キーワード(和) | ハードウェア記述 / タイミング制約 / 形式手法 / 形式検証 / 非同期回路 |
| キーワード(英) | hardware description / timing constraint / formal method / formal verification / asynchronous circuit |
| 資料番号 | VLD2014-82,DC2014-36 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2014/11/19(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | タイミング制約を含んだ回路記述方式とその意味論(回路設計手法,デザインガイア2014-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | A hardware description method and sematics providing a timing constrant |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ハードウェア記述 / hardware description |
| キーワード(2)（和/英） | タイミング制約 / timing constraint |
| キーワード(3)（和/英） | 形式手法 / formal method |
| キーワード(4)（和/英） | 形式検証 / formal verification |
| キーワード(5)（和/英） | 非同期回路 / asynchronous circuit |
| 第 1 著者 氏名（和/英） | 西村 俊二 / Shunji NISHIMURA |
| 第 1 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 2 著者 氏名（和/英） | 尼崎 太樹 / Motoki AMAGASAKI |
| 第 2 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 3 著者 氏名（和/英） | 末吉 敏則 / Toshinori SUEYOSHI |
| 第 3 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 発表年月日 | 2014-11-26 |
| 資料番号 | VLD2014-82,DC2014-36 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 329 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |