| 講演名 | 2014-11-26 HDRアーキテクチャを対象とした製造ばらつき耐性と低レイテンシを両立可能なマルチシナリオ高位合成手法(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-) 井川 昂輝, 阿部 晋矢, 柳澤 政生, 戸川 望, |
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| 抄録(和) | 半導体プロセスの継続的な微細化により,製造ばらつきや配線遅延がLSI設計に与える影響が増加している.これらに対し,製造ばらつきに応じてLSI動作に複数のシナリオを想定し,しかも配線遅延を考慮した高位合成手法の構築が有力な解となる.本稿では,分散レジスタアーキテクチャモデルの1つとしてHDRアーキテクチャを対象に,製造ばらつき耐性と低レイテンシを両立するマルチシナリオ高位合成手法を提案する.提案手法では使用するすべての演算器の遅延がTypicalケースの場合,Worstケースの場合の2つのシナリオを想定し,これらのシナリオを同時にLSI上に高位合成する.HDRアーキテクチャを前提にハドルによるモジュールの抽象化により,レイアウトに起因する問題の複雑度を軽減し,TypicalシナリオとWorstシナリオで可能な限り共通化したスケジューリング/バインディングを実行することで2つのシナリオを同時に最適化する.計算機実験により,従来手法と比較しTypicalシナリオのレイテンシを平均33%,最大39%削減できることを確認した. |
| 抄録(英) | In this paper, we propose a process-variation-tolerant and low-latency multi-scenario high-level synthesis algorithm for HDR architectures. We assume two scenarios, which are a typical-case scenario and a worst-case scenario, and realize them on a single chip. By using distributed-register architectures called HDR architectures, we can take into account interconnection delays in high-level syntesis. We first schedule/bind each of the scenarios independently. After that, we commonize a typical-case scenario and a worst-case scenario and synthesize a commonized scheduling/binding result. Experimental results show that our algorithm reduces the latency of typical-case scenario by up to 33% compared with previous methods. |
| キーワード(和) | 高位合成 / 製造ばらつき / 配線遅延 / シナリオ / HDRアーキテクチャ |
| キーワード(英) | High-Level Synthesis / Process Variation / Interconnection Delay / Scenario / HDR Architectures |
| 資料番号 | VLD2014-86,DC2014-40 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2014/11/19(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | HDRアーキテクチャを対象とした製造ばらつき耐性と低レイテンシを両立可能なマルチシナリオ高位合成手法(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | A Process-Variation-Tolerant and Low-Latency Multi-Scenario High-Level Synthesis Algorithm for HDR Architectures |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(2)（和/英） | 製造ばらつき / Process Variation |
| キーワード(3)（和/英） | 配線遅延 / Interconnection Delay |
| キーワード(4)（和/英） | シナリオ / Scenario |
| キーワード(5)（和/英） | HDRアーキテクチャ / HDR Architectures |
| 第 1 著者 氏名（和/英） | 井川 昂輝 / Koki IGAWA |
| 第 1 著者 所属（和/英） | 早稲田大学大学基幹理工学部情報理工学科 Dept. of Computer Science and Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 阿部 晋矢 / Shinya ABE |
| 第 2 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 3 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科電子光システム学専攻 Dept. of Electronic and Photonic Systems, Waseda University |
| 第 4 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 4 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 発表年月日 | 2014-11-26 |
| 資料番号 | VLD2014-86,DC2014-40 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 328 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |