| 講演名 | 2014-11-26 FPGAの配線遅延特性を利用したフロアプラン指向高位合成手法(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-) 藤原 晃一, 柳澤 政生, 戸川 望, |
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| 抄録(和) | 近年,画像処理や通信プロトコル処理などデータを高速処理する必要がある場面で,高位合成を利用したFPGA設計が増加している.しかし,LSIプロセスの微細化に伴って配線遅延のボトルネックが深刻化しており,FPGAにおいても例外では無い.また,FPGAではマルチプレクサ(MUX)が回路の遅延・面積において大きなボトルネックである.高位合成を利用したFPGA設計では,高位合成段階で配線遅延の考慮とMUXの削減を同時に実現することが強く求められる.FPGAは種類によって配線遅延特性が異なるため,配線遅延を見積もる際にはFPGAの配線遅延特性を考慮する必要がある.本稿では,高位合成段階でMUXを削減・制限した上で,FPGAの配線遅延特性を考慮したフロアプラン指向高位合成手法を提案する.提案手法はバインディングにおいてMUXの削減・制限を行い,FPGAにおけるマルチプレクサのボトルネックを解決する.また,レジスタ分散型アーキテクチャの1つであるHDRアーキテクチャを用いて,高位合成段階でモジュールの配置を行う.フロアプランの際に,FPGAでの配線遅延特性を考慮した配線遅延距離を用いることで,適切にFPGAでの配線遅延を見積もると共に,クリティカルパス遅延の小さいフロアプラン結果を実現する.提案手法は,従来手法と比較して配線遅延特性の顕著なFPGAにおいて,スライス数を同程度にした上でレイテンシ-を最大6%,平均3%削減した. |
| 抄録(英) | Recently, high-level synthesis (HLS) techniques for FPGA designs are required such as in image processing and computerized stock tradings. With recent process scaling in FPGAs, interconnection delays become dominant in total circuit delays nevertheless I/O buffers and wire buffers are provided and each FPGA has a different interconnection delay characteristics. We need to consider interconnection delays based on interconnection delay characteristics in FPGA designs. In this paper, we propose a floorplan-aware high-level synthesis algorithm utilizing interconnection delay characteristics targeting FPGA designs. Our target architecture is HDR, one of distributed-register architectures, and then we can estimate interconnection delays correctly by utilizing interconnection delay characteristics in an FPGA chip. Further, we reduce multiplexers generated and also limit the total number of inputs to multiplexers in HLS process. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the latency by up to 6% compared with our previous approach. |
| キーワード(和) | 高位合成 / FPGA / フロアプラン指向 / 配線遅延 |
| キーワード(英) | high-level synthesis (HLS) / FPGA / floorplan / interconnection delay |
| 資料番号 | VLD2014-85,DC2014-39 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2014/11/19(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | FPGAの配線遅延特性を利用したフロアプラン指向高位合成手法(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | A Floorplan-aware High-level Synthesis Algorithm Utilizing Interconnection Delay Characteristics in FPGA Designs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis (HLS) |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | フロアプラン指向 / floorplan |
| キーワード(4)（和/英） | 配線遅延 / interconnection delay |
| 第 1 著者 氏名（和/英） | 藤原 晃一 / Koichi FUJIWARA |
| 第 1 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Grad. of Computer Science and Communications Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 2 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Grad. of Computer Science and Communications Engineering, Waseda University |
| 第 3 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 3 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Grad. of Computer Science and Communications Engineering, Waseda University |
| 発表年月日 | 2014-11-26 |
| 資料番号 | VLD2014-85,DC2014-39 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 328 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |