講演名 2014-11-26
回路面積を考慮したSuspicious Timing Error Prediction回路の挿入位置決定手法の改良と評価(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-)
吉田 慎之介, 史 又華, 柳澤 政生, 戸川 望,
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抄録(和) 近年,半導体技術の進展に伴いタイミングエラー発生の危険性が増加している.STEPはタイミングエラーを事前に予測できる手法であるが,STEP回路を挿入する位置が重要である.このような背景から、回路面積を考慮したSTEP回路の挿入位置決定手法を提案した.本手法ではSTEP回路の個数を削減するために短いパスを無視するが,長いパスまで無視する可能性があった.また,短いパスに合わせて位置ラベルを付けるため,STEP回路の挿入位置がパスの後半に偏る可能性があった.本稿ではSTEP回路の挿入位置決定手法で用いる,短いパスの探索方法とラベル付けの方法を改良する.パスの長さを推定することで短いパスのみを無視できるため,これまでSTEP回路を挿入しなかった長いパスで発生するタイミングエラーが予測できる.また,任意の長さのパスに合わせたラベル付けもできるため,チェックポイントがパスの後半となることを防ぐ.改良した手法を複数の回路に対して適用し,最大動作周波数の向上を図る.実験結果よりSTEP回路を入れない場合と比較して,最大動作周波数を平均1.71倍に向上させることができた.改良前の手法と比較すると,最大動作周波数を平均1.15倍に向上させることができた.
抄録(英) As process technologies advance, process and delay variation causes a complex timing design and in-situ timing error correction techniques are strongly required. Suspicious timing error prediction (STEP) predicts timing errors by monitoring checkpoints by STEP circuits (STEPCs) and how to insert checkpoints is very important. We have proposed a network-flow-based checkpoint insertion algorithm for STEP. However, our algorithm may ignore long paths and insert checkpoints near the output. In this paper, we improve how to ignore short paths and set labels by estimating path lengths. Then, we can ignore only short paths and insert checkpoints into near the center of all long paths. We evaluate our algorithm by applying it to four benchmark circuits. Experimental results show that our proposed algorithm realizes an average of 1.71X overclocking compared with just inserting no STEPC. Furthermore, our improved algorithm realizes an average of 1.15X overclocking compared with our original algorithm.
キーワード(和) タイミングエラー予測 / ロバスト設計 / 遅延ばらつき / オーバークロック
キーワード(英) Timing error prediction / robust design / delay variation / overclocking
資料番号 VLD2014-81,DC2014-35
発行日

研究会情報
研究会 VLD
開催期間 2014/11/19(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) 回路面積を考慮したSuspicious Timing Error Prediction回路の挿入位置決定手法の改良と評価(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-)
サブタイトル(和)
タイトル(英) An Effective Robust Design Using Improved Checkpoint Insertion Algorithm for Suspicious Timing-Error Prediction Scheme and its Evaluations
サブタイトル(和)
キーワード(1)(和/英) タイミングエラー予測 / Timing error prediction
キーワード(2)(和/英) ロバスト設計 / robust design
キーワード(3)(和/英) 遅延ばらつき / delay variation
キーワード(4)(和/英) オーバークロック / overclocking
第 1 著者 氏名(和/英) 吉田 慎之介 / Shinnosuke YOSHIDA
第 1 著者 所属(和/英) 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻
Dept. of Conputer Science and Communications Engineering, Waseda University
第 2 著者 氏名(和/英) 史 又華 / Youhua SHI
第 2 著者 所属(和/英) 早稲田大学高等研究所
Waseda Institute for Advanced Study, Waseda University
第 3 著者 氏名(和/英) 柳澤 政生 / Masao YANAGISAWA
第 3 著者 所属(和/英) 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻
Dept. of Conputer Science and Communications Engineering, Waseda University
第 4 著者 氏名(和/英) 戸川 望 / Nozomu TOGAWA
第 4 著者 所属(和/英) 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻
Dept. of Conputer Science and Communications Engineering, Waseda University
発表年月日 2014-11-26
資料番号 VLD2014-81,DC2014-35
巻番号(vol) vol.114
号番号(no) 328
ページ範囲 pp.-
ページ数 6
発行日