| 講演名 | 2014-11-26 タイミングエラー予測回路による再構成可能デバイス上でのデータ依存最適化回路設計(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-) 川村 一志, 阿部 晋矢, 史 又華, 柳澤 政生, 戸川 望, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | LSI内部の各パス遅延は入力データに応じて様々に変動する.この性質を利用することで,計算精度をわずかに落としながらも高速に動作するLSIの設計が可能になる.本稿では,入力データ群にもとづき特定された最適化すべきパスをリコンフィギュレーションし最適化する,新たな回路設計アルゴリズムを提案する.提案アルゴリズムは最適化対象の回路にタイミングエラー予測回路を挿入し動作させることで被最適化パスを特定,動的に再構成し与えられたエラー制約内で動作クロック周期の最小化を図る.本アルゴリズムを加算器に対して適用した結果,通常のクリティカルパス最小化の設計と比較し,2.1%以下のエラーを許容する制約下で最大18.5%の高速化に成功した. |
| 抄録(英) | The propagation delay along each path inside an LSI widely varies depending on input data, and this property can be exploited to design high-performance approximation circuit with a negligible error rate. In this paper, we propose a novel approximation circuit design algorithm, which identifies paths to be optimized based on input data and reconfigures these paths. Our algorithm first identifies the optimized paths by incorporating timing error prediction circuits into a target circuit and running them in practice. These paths are then dynamically reconfigured within an accuracy constraint with the objective of maximizing its performance. Experimental results targeting a set of basic adders show that our algorithm can achieve performance increase by up to 18.5% within acceptable error of 2.1% compared with conventional design techniques. |
| キーワード(和) | 概算(approximation)回路設計 / 入力データ依存 / タイミングエラー予測 / 再構成可能デバイス |
| キーワード(英) | approximation circuit design / input data dependent / timing error prediction / reconfigurable device |
| 資料番号 | VLD2014-80,DC2014-34 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 2014/11/19(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | タイミングエラー予測回路による再構成可能デバイス上でのデータ依存最適化回路設計(タイミング設計手法,デザインガイア2014-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | Data Dependent Optimization using Suspicious Timing Error Prediction for Reconfigurable Approximation Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 概算(approximation)回路設計 / approximation circuit design |
| キーワード(2)（和/英） | 入力データ依存 / input data dependent |
| キーワード(3)（和/英） | タイミングエラー予測 / timing error prediction |
| キーワード(4)（和/英） | 再構成可能デバイス / reconfigurable device |
| 第 1 著者 氏名（和/英） | 川村 一志 / Kazushi KAWAMURA |
| 第 1 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 阿部 晋矢 / Shinya ABE |
| 第 2 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 3 著者 氏名（和/英） | 史 又華 / Youhua SHI |
| 第 3 著者 所属（和/英） | 早稲田大学高等研究所 Waseda Institute for Advanced Study, Waseda University |
| 第 4 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 4 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科電子光システム学専攻 Dept. of Electronic and Photonic Systems, Waseda University |
| 第 5 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 5 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 発表年月日 | 2014-11-26 |
| 資料番号 | VLD2014-80,DC2014-34 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 328 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |