| 講演名 | 2014-11-26 RTNを考慮したSRAM不良確率の高速計算(回路・物理設計,デザインガイア2014-VLSI設計の新しい大地-) 粟野 皓光, 廣本 正之, 佐藤 高史, |
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| 抄録(和) | 本研究ではRandom Telegraph Noise(RTN)がStatic Random Access Memory(SRAM)の不良確率に及ぼす影響に初めて焦点を当てる.RTNの特性は,トランジスタのゲートバイアス条件に強く左右されるため,SRAMの不良確率を正確に見積もるためには,複数のバイアス条件で不良確率計算を行う必要があり,解析時間の増大が課題となる.本研究では,不良確率のモンテカルロ解析を高速化するため,2つの高速化手法を導入する.第一の高速化手法として,仮説空間を動きまわる粒子を使って,重点的サンプリングで必要となる代替分布を推定する.第二の高速化手法として,2クラス識別器を導入し,SRAMセルが良品であるか不良品であるか判定する基準を学習させる.学習済みの判定器を回路シミュレーションの代わりに用いることで計算時間を更に短縮させる.数値実験の結果,提案手法は既存手法と比較して15.6倍の高速化を達成した.さらに,RTNモデルを統合し,SRAMセルの不良確率とゲートバイアス条件の関係を明らかにした.今回の実験条件では,RTNを考慮することで不良確率が6倍程度悪化することを確認した. |
| 抄録(英) | Failure rate degradation of an SRAM cell due to random telegraph noise (RTN) is calculated for the first time. An efficient calculation method of RTN-induced SRAM failure probability has been developed to exhaustively cover a large number of possible bias-voltage combinations on which RTN statistics strongly depend. In order to shorten computational time, the Monte Carlo calculation of a single gate-bias condition is accelerated by incorporating two techniques: 1) construction of an optimal importance sampling using particles that move about the "important" regions in a variability space, and 2) a classifier that quickly judges whether the random samples are in failure regions or not. We show that the proposed method achieves at least 15.6× speed-up over the state-of-the-art method. We then integrate an RTN model to modulate failure probability. In our experiment, RTN worsens failure probability by six times than that calculated without the effect of RTN. |
| キーワード(和) | ランダムテレグラフノイズ / SRAM / 不良確率 / 重点的サンプリング / モンテカルロ法 |
| キーワード(英) | random telegraph noise / SRAM / failure probability / importance sampling / Monte Carlo method |
| 資料番号 | VLD2014-74,DC2014-28 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2014/11/19(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | RTNを考慮したSRAM不良確率の高速計算(回路・物理設計,デザインガイア2014-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | An efficient calculation of RTN-induced SRAM failure probability |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ランダムテレグラフノイズ / random telegraph noise |
| キーワード(2)（和/英） | SRAM / SRAM |
| キーワード(3)（和/英） | 不良確率 / failure probability |
| キーワード(4)（和/英） | 重点的サンプリング / importance sampling |
| キーワード(5)（和/英） | モンテカルロ法 / Monte Carlo method |
| 第 1 著者 氏名（和/英） | 粟野 皓光 / Hiromitsu AWANO |
| 第 1 著者 所属（和/英） | 京都大学大学院情報学研究科 Graduate School of Informatics, Kyoto University |
| 第 2 著者 氏名（和/英） | 廣本 正之 / Masayuki HIROMOTO |
| 第 2 著者 所属（和/英） | 京都大学大学院情報学研究科 Graduate School of Informatics, Kyoto University |
| 第 3 著者 氏名（和/英） | 佐藤 高史 / Takashi SATO |
| 第 3 著者 所属（和/英） | 京都大学大学院情報学研究科 Graduate School of Informatics, Kyoto University |
| 発表年月日 | 2014-11-26 |
| 資料番号 | VLD2014-74,DC2014-28 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 328 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |