| 講演名 | 2014-11-26 TSV故障検出回路の制御部改良および観測部における面積削減の検討(回路・物理設計,デザインガイア2014-VLSI設計の新しい大地-) 宮本 陽平, 四柳 浩之, 橋爪 正樹, |
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| 抄録(和) | 故障TSVで発生する遅延量は極めて小さく,故障検出が困難である.そこで,隣接TSVを考慮したTSV故障検出回路が提案されている.しかし,従来の回路では各TSVにFFを追加し検査対象TSVの指定を行うため,TSVの増加に伴い回路面積の増大が問題となる.また,遅延検出回路として使用されるVDL(Vernier Delay Line)の分解能と回路面積の関係についての評価はされていなかった.本研究では,TSV故障検出回路の回路面積の削減のため,コア検査用として組み込まれているBSC(Boundary Scan Cell)を利用しての制御部の改良とVDL回路部内のゲート段数評価を行った. |
| 抄録(英) | Since delay caused by an open TSV is usually very small, it is defficult to detect. Therefore, we have proposed a TSV fault detection circuit considering the effects of adjacent TSVs. However, the previous detection circuit requires to add a FF for each TSV to select a target TSV. Therefore, the method results in large area overhead. In addition, the relation of resolution and circuit area of VDL(Vernier Delay Line) used as a delay detection circuit has not been evaluated. In this study, in order to decrease circuit area of the TSV fault detection circuit, we improved the control part using BSC(Boundary Scan Cell). In addition, we also evaluate the most suitable number of delay gates in the VDL for small circuit area. |
| キーワード(和) | TSV(Through-Silicon-Via) / 検査容易化設計 / 遅延故障 / VDL(Vernier-Delay-Line) |
| キーワード(英) | TSV(Through-Silicon-Via) / design for testability / delay fault / VDL(Vernier-Delay-Line) |
| 資料番号 | VLD2014-72,DC2014-26 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2014/11/19(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | TSV故障検出回路の制御部改良および観測部における面積削減の検討(回路・物理設計,デザインガイア2014-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | Investigation of the area reduction of observation part and control part in TSV fault detection circuit |
| サブタイトル（和） | |
| キーワード(1)（和/英） | TSV(Through-Silicon-Via) / TSV(Through-Silicon-Via) |
| キーワード(2)（和/英） | 検査容易化設計 / design for testability |
| キーワード(3)（和/英） | 遅延故障 / delay fault |
| キーワード(4)（和/英） | VDL(Vernier-Delay-Line) / VDL(Vernier-Delay-Line) |
| 第 1 著者 氏名（和/英） | 宮本 陽平 / Youhei MIYAMOTO |
| 第 1 著者 所属（和/英） | 徳島大学大学院先端技術科学教育部システム創生工学専攻電気電子創生工学コース Graduate School of Advanced Technology and Science, Univ. of Tokushima |
| 第 2 著者 氏名（和/英） | 四柳 浩之 / Hiroyuki YOTSUYANAGI |
| 第 2 著者 所属（和/英） | 徳島大学大学院ソシオテクノサイエンス研究部情報ソリューション部門 Institute of Technology and Science, Univ. of Tokushima |
| 第 3 著者 氏名（和/英） | 橋爪 正樹 / Masaki HASHIZUME |
| 第 3 著者 所属（和/英） | 徳島大学大学院ソシオテクノサイエンス研究部情報ソリューション部門 Institute of Technology and Science, Univ. of Tokushima |
| 発表年月日 | 2014-11-26 |
| 資料番号 | VLD2014-72,DC2014-26 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 328 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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