| 講演名 | 2014-07-03 HW/SW協調によるアノマリ検知の高速化のためのFPGA部実装 柳瀬 駿, 嶋田 創, 山口 由紀子, 高倉 弘喜, |
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| 抄録(和) | 侵入検知システム(IDS)には正常な通信から識別器を作成し,逸脱した特徴をもつ未知の不正な通信や攻撃を目的とした通信を検知するアノマリ検知という手法が存在する.近年ではインターネットの普及やネットワーク接続機器の発展によりネットワークの流量が膨大なものになっている.特に大規模な組織のネットワーク監視を行う場合,処理量の多いアノマリ型IDSではIDSの処理能力不足によってパケットを取りこぼしてしまう問題が危惧される.そこで本研究では,FPGAを用いて通信量の多いネットワーク上でリアルタイムにアノマリ検知処理を実現するため,HW/SW協調型のシステムを提案する.提案システムでは学習/検知アルゴリズムにはパケットのペイロードに1-gram法を適用するPAYLアルゴリズムを採用し,正常な通信の学習データとのマハラノビス距離の計算から不正通信を検出する.本研究では,PAYLアルゴリズムでは特徴抽出部がボトルネックとなっていることを確認し,特徴抽出部をFPGAで実装して,ソフトウェアのマハラノビス距離計算部と組み合わせることにより,ソフトウェアのみで実装する場合の10.72倍である5.155Gbpsのスループットを実現できるという見通しを得た. |
| 抄録(英) | Anomaly-based Intrusion Detection System (anomaly IDS) is an approach of the IDS which creates a discrimination circuit from normal traffic and detects malicious traffic by grading deviant traffic with the discrimination circuit. In recent years, because of the spread of the Internet usage and network clients, the network traffic is becoming huge amount. So we are afraid that the anomaly IDS often fails capturing network packet because of deficiency of a performance when it monitors an internal network of a large-scale organization. To solve this problem, we propose HW/SW corporation anomaly detection system using FPGA to achieve real-time anomaly detection processing on high-traffic network. We adopt PAYL algorithm as a suitable one for hardware algorithm which applies 1-gram method to network packet payload and calculate maharanobis distance between training data to detect malicious traffic. We implemented Features Extraction module which is estimated as a bottleneck of the PAYL algorithm into FPGA. The result shows that an estimated throughput of the system becomes 5.155Gbps which is 10.72 times larger value in case of SW only implementation. |
| キーワード(和) | 侵入検知システム / アノマリ検知 / FPGA |
| キーワード(英) | Intrusion detection system / Anomaly Detection / FPGA |
| 資料番号 | ISEC2014-16,SITE2014-11,ICSS2014-20,EMM2014-16 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ISEC |
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| 開催期間 | 2014/6/26(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Information Security (ISEC) |
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| 本文の言語 | JPN |
| タイトル（和） | HW/SW協調によるアノマリ検知の高速化のためのFPGA部実装 |
| サブタイトル（和） | |
| タイトル（英） | Implementation of FPGA Section for Anomaly Detection Acceleration by HW/SW Cooperation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 侵入検知システム / Intrusion detection system |
| キーワード(2)（和/英） | アノマリ検知 / Anomaly Detection |
| キーワード(3)（和/英） | FPGA / FPGA |
| 第 1 著者 氏名（和/英） | 柳瀬 駿 / Shun YANASE |
| 第 1 著者 所属（和/英） | 名古屋大学大学院情報科学研究科 Graduate School of Information Science, Nagoya University |
| 第 2 著者 氏名（和/英） | 嶋田 創 / Hajime SHIMADA |
| 第 2 著者 所属（和/英） | 名古屋大学情報基盤センター Information Technology Center, Nagoya University |
| 第 3 著者 氏名（和/英） | 山口 由紀子 / Yukiko YAMAGUCHI |
| 第 3 著者 所属（和/英） | 名古屋大学情報基盤センター Information Technology Center, Nagoya University |
| 第 4 著者 氏名（和/英） | 高倉 弘喜 / Hiroki TAKAKURA |
| 第 4 著者 所属（和/英） | 名古屋大学情報基盤センター Information Technology Center, Nagoya University |
| 発表年月日 | 2014-07-03 |
| 資料番号 | ISEC2014-16,SITE2014-11,ICSS2014-20,EMM2014-16 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 115 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |