| 講演名 | 2014-07-21 部分更新指数減衰カオスタブーサーチハードウェアシステムのデジタル回路によるコスト計算実装に対する考察 三浦 雄志, 小澤 将人, 織間 健守, 堀尾 喜彦, |
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| 抄録(和) | 指数減衰カオスタブーサーチは,組合せ最適化問題に対する有力なメタヒューリスティック解法の1つである.我々は,この指数減衰カオスタブーサーチが内包する複雑系としてのロバスト性を活用して,小型で高性能な大規模ハードウェアシステムに適した,部分更新指数減衰カオスタブーサーチアルゴリズムを提案し,そのハードウェア実現の研究を進めている.二次割当問題を解く部分更新指数減衰カオスタブーサーチシステムを実現する際,目的関数値の計算をアナログ回路で実装することは困難であるため,この計算にはデジタル回路を用いる.しかし,デジタル計算は逐次処理であるため,大規模な問題の場合,システムの動作速度のボトルネックとなる.そこで本稿では,デジタルコスト計算を高速に行うための専用回路を設計する.この際,DSPとFPGAによる実装の性能を比較し,パイプライン処理を用いたFPGAによる実装が適していることを示す. |
| 抄録(英) | The exponential chaotic tabu search is an efficient meta-heuristic algorithm for combinatorial optimization problems. Based on this algorithm, we proposed a partial-update exponential chaotic tabu search algorithm, suitable for a compact and efficient hardware implementation. In hardware implementation of the partial-update exponential chaotic tabu search system to solve a quadratic assignment problem (QAP), we will use a digital circuit to calculate the value of the cost function of the QAP, because an analog circuit will have difficulty for this calculation. However, the digital circuitry processes sequentially, so that the digital calculation would be a bottleneck for the speed of the system. In this paper, we propose a quick cost calculation method with digital circuitry. We compare a DSP and a FPGA to implement the cost calculation. As a result, we show that the FPGA with pipeline processing is more feasible than the DSP. |
| キーワード(和) | 組合せ最適化問題 / 二次割当問題(QAP) / カオスタブーサーチ / カオスニューラルネットワーク / FPGA |
| キーワード(英) | Combinatorial Optimization Problem / Quadratic Assignment Problem / Chaotic Tabu Search / Chaotic Neural Network / Field-Programmable Gate Array(FPGA) |
| 資料番号 | NLP2014-34 |
| 発行日 |
| 研究会情報 | |
| 研究会 | NLP |
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| 開催期間 | 2014/7/14(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Nonlinear Problems (NLP) |
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| 本文の言語 | JPN |
| タイトル（和） | 部分更新指数減衰カオスタブーサーチハードウェアシステムのデジタル回路によるコスト計算実装に対する考察 |
| サブタイトル（和） | |
| タイトル（英） | Digital Circuit Implementation of a Cost Calculation for Partial-update Exponential Chaotic Tabu Search Hardware Systems |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 組合せ最適化問題 / Combinatorial Optimization Problem |
| キーワード(2)（和/英） | 二次割当問題(QAP) / Quadratic Assignment Problem |
| キーワード(3)（和/英） | カオスタブーサーチ / Chaotic Tabu Search |
| キーワード(4)（和/英） | カオスニューラルネットワーク / Chaotic Neural Network |
| キーワード(5)（和/英） | FPGA / Field-Programmable Gate Array(FPGA) |
| 第 1 著者 氏名（和/英） | 三浦 雄志 / Takeshi MIURA |
| 第 1 著者 所属（和/英） | 東京電機大学大学院工学研究科 Graduate School of Engineering, Tokyo Denki University |
| 第 2 著者 氏名（和/英） | 小澤 将人 / Masato OZAWA |
| 第 2 著者 所属（和/英） | 東京電機大学大学院工学研究科 Graduate School of Engineering, Tokyo Denki University |
| 第 3 著者 氏名（和/英） | 織間 健守 / Takemori ORIMA |
| 第 3 著者 所属（和/英） | 東京電機大学大学院工学研究科 Graduate School of Engineering, Tokyo Denki University |
| 第 4 著者 氏名（和/英） | 堀尾 喜彦 / Yoshihiko HORIO |
| 第 4 著者 所属（和/英） | 東京電機大学大学院工学研究科 Graduate School of Engineering, Tokyo Denki University |
| 発表年月日 | 2014-07-21 |
| 資料番号 | NLP2014-34 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 145 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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