| 講演名 | 2014-07-29 回路分割機構付き高位合成ツールによる分割回路の検証手法(FPGA設計検証,並列/分散/協調とディペンダブルコンピューティング及び一般) 松田 和也, 三好 健文, 竹本 正志, 船田 悟史, 中條 拓伯, |
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| 抄録(和) | 近年,従来の回路設計に用いられてきたHDLに替わり,高位合成ツールの活用に注目が集まっている.しかし,複雑なアルゴリズムをハードウェア化する際に,合成回路が大規模化する場合やシミュレーション時間が膨大となる場合がある.そこで,複数FPGAに対する分割実装が用いられるが,FPGAの回路規模やI/Oブロック数による制約が問題となり,検証環境の構築は容易ではない.本研究では,高位合成ツールの合成回路を部分回路に分割し,回路検証用のラッパーを生成することで,部分回路単位での検証を可能とする.高位合成ツールを用いて,FFTを実行するプログラムを合成し,回路分割機構により分割した.各部分回路は,シミュレーションおよびFPGA上で動作検証を行い,正常に動作することを確認した. |
| 抄録(英) | In recent years, a high-level synthesis tool has been attracted in designing hardware circuits instead of traditional HDL. However, there exist two issues to implement a complex algorithm into hardware, which brings growing scale of a synthesized circuit and time for simulation. Therefore, though partitioning a circuit into multiple FPGAs is currently put into practical use, there are two constrains in implementation; the scale and the number of I/O blocks in an FPGA. Thus it is difficult to build a verification environment. In this study, we partition a circuit synthesized by a high-level synthesis tool into some reduced circuits. Moreover, the small circuits are equipped with self-verification function with generating a wrapper for each circuit verification. An FFT circuit which is generated by a high-level synthesis tool is partitioned by our proposed circuit partitioning mechanism. We verify the partitioned circuits in RTL simulation as well as implementation on an FPGA in order to confirm our targeted circuits are correctly operated. |
| キーワード(和) | 高位合成 / 回路分割 / 回路検証 |
| キーワード(英) | High Level Synthesize / HLS / Circuit Partitioning / Circuit Verification |
| 資料番号 | CPSY2014-17 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2014/7/21(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | 回路分割機構付き高位合成ツールによる分割回路の検証手法(FPGA設計検証,並列/分散/協調とディペンダブルコンピューティング及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Verification Method of the Split Circuit by High-Level Synthesis Tool in a Circuit Partitioning mechanism |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / High Level Synthesize |
| キーワード(2)（和/英） | 回路分割 / HLS |
| キーワード(3)（和/英） | 回路検証 / Circuit Partitioning |
| 第 1 著者 氏名（和/英） | 松田 和也 / Kazuya MATSUDA |
| 第 1 著者 所属（和/英） | 東京農工大学 Tokyo University of Agriculture and Technology |
| 第 2 著者 氏名（和/英） | 三好 健文 / Takefumi MIYOSHI |
| 第 2 著者 所属（和/英） | 株式会社イーツリーズ・ジャパン e-trees.Japan, Inc. |
| 第 3 著者 氏名（和/英） | 竹本 正志 / Masashi TAKEMOTO |
| 第 3 著者 所属（和/英） | 東京農工大学 Tokyo University of Agriculture and Technology |
| 第 4 著者 氏名（和/英） | 船田 悟史 / Satoshi FUNADA |
| 第 4 著者 所属（和/英） | 株式会社イーツリーズ・ジャパン e-trees.Japan, Inc. |
| 第 5 著者 氏名（和/英） | 中條 拓伯 / Hironori NAKAJO |
| 第 5 著者 所属（和/英） | 東京農工大学 Tokyo University of Agriculture and Technology |
| 発表年月日 | 2014-07-29 |
| 資料番号 | CPSY2014-17 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 155 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |