| 講演名 | 2014-07-11 フロアプランを考慮したマルチプレクサ入力数制限FPGA向け高位合成手法(システムと信号処理及び一般) 藤原 晃一, 阿部 晋矢, 川村 一志, 柳澤 政生, 戸川 望, |
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| 抄録(和) | 近年,証券取引など短期間で回路の修正・仕様変更が必要となる場面で,高位合成を利用したFPGA設計が増加している.高位合成を用いたFPGA設計では,モジュールの配置とマルチプレクサのコストを考慮する必要がある.本稿では,フロアプランを考慮した上で,マルチプレクサの入力数を制限するFPGA向け高位合成手法を提案する.提案手法は,モジュールの配置とマルチプレクサの入力数を同時に考慮した新しいFPGA向け高位合成手法である.提案手法では,レジスタ分散型アーキテクチャの1つであるHDRアーキテクチャを用いて,高位合成段階でモジュールの配置を行い,配線遅延を見積もる.またレジスタバインディングではマルチプレクサの入力数の制限を実現する.その結果,スライス数・遅延の削減を図る.提案手法を計算機上に実装し,従来手法と比較した結果,クリティカルパス遅延を同程度にした上でスライス数を最大33%,平均13%削減した. |
| 抄録(英) | Recently, high-level synthesis (HLS) techniques for FPGA designs are required in situations when it is need to improve specifications in a short time such as computerized stock tradings. In HLS for FPGA designs, we need to consider module floorplan and reduce multiplexer's cost concurrently. In this paper, we propose a floorplan-aware HLS algorithm for reducing multiplexer inputs targeting FPGA designs. By utilizing a distirbuted-register architecture called HDR, we can easily consider module floorplan in HLS. In order to reduce multiplexer inputs, we propose a novel binding methods called datapath-oriented register binding. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the number of slices by up to 33% and 13% on average compared with the conventional approach. |
| キーワード(和) | 高位合成 / FPGA / マルチプレクサ(MUX) / フロアプラン指向 / 配線遅延 |
| キーワード(英) | high-level synthesis (HLS) / FPGA / multiplexer / floorplan / interconnection delay |
| 資料番号 | CAS2014-41,VLD2014-50,SIP2014-62,MSS2014-41,SIS2014-41 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SIP |
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| 開催期間 | 2014/7/2(から1日開催) |
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| テーマ（英） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Signal Processing (SIP) |
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| 本文の言語 | JPN |
| タイトル（和） | フロアプランを考慮したマルチプレクサ入力数制限FPGA向け高位合成手法(システムと信号処理及び一般) |
| サブタイトル（和） | |
| タイトル（英） | A Floorplan-driven High-Level Synthesis Algorithm for Reducing Multiplexer Inputs Targeting FPGAs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis (HLS) |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | マルチプレクサ(MUX) / multiplexer |
| キーワード(4)（和/英） | フロアプラン指向 / floorplan |
| キーワード(5)（和/英） | 配線遅延 / interconnection delay |
| 第 1 著者 氏名（和/英） | 藤原 晃一 / Koichi FUJIWARA |
| 第 1 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Grad. of Computer Science and Communications Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 阿部 晋矢 / Shinya ABE |
| 第 2 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Grad. of Computer Science and Communications Engineering, Waseda University |
| 第 3 著者 氏名（和/英） | 川村 一志 / Kazushi KAWAMURA |
| 第 3 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Grad. of Computer Science and Communications Engineering, Waseda University |
| 第 4 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 4 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Grad. of Computer Science and Communications Engineering, Waseda University |
| 第 5 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 5 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Grad. of Computer Science and Communications Engineering, Waseda University |
| 発表年月日 | 2014-07-11 |
| 資料番号 | CAS2014-41,VLD2014-50,SIP2014-62,MSS2014-41,SIS2014-41 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 124 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |