| 講演名 | 2014-06-12 大規模グラフ上の最短経路探索のためのFPGAアクセラレータの設計(アプリケーション高速化) 武井 康浩, 張山 昌論, 亀山 充隆, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | ノード数,エッジ数が非常に大きいグラフにおける最短経路問題は,様々な分野で応用されている.しかしながら,ダイクストラ法などの最短経路検索アルゴリズムは,複雑な処理が含まれているため,GPUなどのアクセラレータを用いた高速化が難しい.本稿では,FPGAを用いた最短経路検索アルゴリズムのための専用アクセラレータを提案している.大規模グラフを効率的に処理するアーキテクチャを設計するために,タスク並列スケジューリング法,メモリ上のグラフデータ構造について考察している.性能評価の結果から,Altera StratixVに約80万ノードを有するグラフを処理するアーキテクチャを実装することが可能であり,Intel Core i7と比べてサイクル数あたりの効率が良い処理を実現することを確認した. |
| 抄録(英) | Shortest-path search over large scale graphs plays an important role in various applications. However, shortest path algorithms such as the Dijkstra's algorithm include complex processings. It is difficult for accelerators such as GPUs to accelerate these algorithms. This paper presents the FPGA-based accelerator for the shortest-paths algorithm. In order to design the efficient architecture for large scale graphs, we consider about the task-parallelized scheduling and data structures on the memory. From the result of the evaluation, the proposed architecture is able to deal with graphs with about 800,000 nodes on the Altera StratixV. The proposed architecture is better performance per cycles than that of the Intel Core i7. |
| キーワード(和) | FPGA / 最短経路問題 / ダイクストラ法 / ハードウェアアクセラレータ |
| キーワード(英) | FPGA / Shortest path ploblem / Dijkstra' argorithm / Hardware accelerator |
| 資料番号 | RECONF2014-15 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
|---|---|
| 開催期間 | 2014/6/4(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 大規模グラフ上の最短経路探索のためのFPGAアクセラレータの設計(アプリケーション高速化) |
| サブタイトル（和） | |
| タイトル（英） | Design of an FPGA-Based Accelerator for Shortest-Path Search over Large-Scale Graphs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 最短経路問題 / Shortest path ploblem |
| キーワード(3)（和/英） | ダイクストラ法 / Dijkstra' argorithm |
| キーワード(4)（和/英） | ハードウェアアクセラレータ / Hardware accelerator |
| 第 1 著者 氏名（和/英） | 武井 康浩 / Yasuhiro TAKEI |
| 第 1 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 第 2 著者 氏名（和/英） | 張山 昌論 / Masanori HARIYAMA |
| 第 2 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 第 3 著者 氏名（和/英） | 亀山 充隆 / Michitaka KAMEYAMA |
| 第 3 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 発表年月日 | 2014-06-12 |
| 資料番号 | RECONF2014-15 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 75 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |