| 講演名 | 2014-06-12 高速シリアル通信を用いた3次元FPGAの検討(デバイスアーキテクチャと性能評価技術) 梶原 拓也, 尼崎 太樹, 飯田 全広, 久我 守弘, 末吉 敏則, |
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| 抄録(和) | LSI (Large Scale Integration)の性能向上の手段として,微細化に依存しない3次元積層技術が注目を集めている.垂直配線として用いるTSV (Through Silicon Via)はトランジスタと比較して面積が非常に大きく,TSVを配置する個数と実装面積にはトレードオフの関係が存在する.特にFPGA (Field Programmable Gate Array)は配線量が非常に多いため,水平配線と同様の配線数をTSVで実現するのは現実的ではない.我々の研究グループではFace-down方式を用いたコンパクトな3次元FPGAを提案しているが(ベースFPGAとよぶ),積層数が2層に限定されていた.そこで本論文では複数のベースFPGAをFace-up方式で積層し,層間の通信に高速シリアル通信方式を用いることで伝送網をTSVで実現する.これより,TSVの個数をおさえながらも層間の転送レートを増やし,FPGAの性能改善を目指す.本評価より2次元FPGAと比較して提案3次元FPGAは面積を最大で60%削減することができた. |
| 抄録(英) | The three-dimensional (3D) integrated circuit technology is expected to continually improve the LSI (Large Scale Integration) performance when the process miniaturization closing to the physical limitation. However, because the TSV (Through Silicon Via) that used to make the inter-layer vertical connection has much larger area than the transistor, there is a tradeoff between the connectivity and the area overhead. Especially the FPGA (Field Programmable Gate Array) requires large amount of routing resources, it is unrealistic to make the same number of connections vertically as horizontal connections. We have proposed a two-layer compact 3D FPGA with the face-down integration (the base FPGA) method in a previous research. In this paper, we stack multiple base FPGAs with the face-up method, and propose inter-layer high-speed communications with TSV serial connections. The proposed architecture improves FPGA performance by using only few TSVs. The evaluation results show that the proposed 3D FPGA reduces 60% area at the maximum when compared with a 2D FPGA. |
| キーワード(和) | 3次元FPGA / 高速シリアル通信 / TSV |
| キーワード(英) | 3D-FPGA / High speed serial communication / TSV |
| 資料番号 | RECONF2014-7 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2014/6/4(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 高速シリアル通信を用いた3次元FPGAの検討(デバイスアーキテクチャと性能評価技術) |
| サブタイトル（和） | |
| タイトル（英） | Three-dimensional FPGA Structure using High-speed Serial Communication |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 3次元FPGA / 3D-FPGA |
| キーワード(2)（和/英） | 高速シリアル通信 / High speed serial communication |
| キーワード(3)（和/英） | TSV / TSV |
| 第 1 著者 氏名（和/英） | 梶原 拓也 / Takuya KAJIWARA |
| 第 1 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Sience and Technology, Kumamoto University |
| 第 2 著者 氏名（和/英） | 尼崎 太樹 / Motoki AMAGASAKI |
| 第 2 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Sience and Technology, Kumamoto University |
| 第 3 著者 氏名（和/英） | 飯田 全広 / Masahiro IIDA |
| 第 3 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Sience and Technology, Kumamoto University |
| 第 4 著者 氏名（和/英） | 久我 守弘 / Morihiro KUGA |
| 第 4 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Sience and Technology, Kumamoto University |
| 第 5 著者 氏名（和/英） | 末吉 敏則 / Toshinori SUEYOSHI |
| 第 5 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Sience and Technology, Kumamoto University |
| 発表年月日 | 2014-06-12 |
| 資料番号 | RECONF2014-7 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 75 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |