| 講演名 | 2014-06-12 LEDR/4相2線ハイブリッドアーキテクチャに基づく高性能非同期FPGA(デバイスアーキテクチャと性能評価技術) 小松 与志也, 張山 昌論, 亀山 充隆, |
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| 抄録(和) | 本論文では非同期式データ転送プロトコルである4相2線方式とLevel-Encoded Dual-Rail (LEDR)方式を組み合わせた高性能非同期FPGAを提案する.ロジックブロック内のLUTでは回路がコンパクトとなる4相2線プロトコルを用いる一方,ロジックブロック間のデータ転送は高速かつ低消費電力なLEDRプロトコルにより実行される.ロジックブロックはLEDR-4相2線プロトコル変換器,4相2線LEDRプロトコル変換器およびパイプライン化された2個の4相2線式LUTから構成される.e-Shuttle社のCMOS65nmプロセスにより提案アーキテクチャのシミュレーションを行った結果,3.91GHz相当のスループットが確認された. |
| 抄録(英) | This paper presents an asynchronous high-performance FPGA that combines Four-Phase Dual-Rail (FPDR) protocol and Level-Encoded Dual-Rail (LEDR) protocol. FPDR protocol is employed to achieve small area for logic blocks, while LEDR protocol is employed to obtain high bit rate and low power for data transfer. Each logic block consists of LEDR-FPDR protocol converter, FPDR-LEDR protocol converter and two pipelined FPDR LUTs that alternately operate. The proposed FPGA is designed using the e-Shuttle 65nm CMOS process and the simulation result shows that the throughput is 3.91 GHz. |
| キーワード(和) | 非同期式回路 / 再構成可能VLSI / 4相2線(FPDR)プロトコル / Level-Encoded Dual-Rail (LEDR)プロトコル / ドミノ回路 |
| キーワード(英) | Asynchronous circuit / reconfigurable VLSI / Four-Phase Dual-Rail (FPDR) protocol / Level-Encoded Dual-Rail (LEDR) protocol / domino logic |
| 資料番号 | RECONF2014-6 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2014/6/4(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | LEDR/4相2線ハイブリッドアーキテクチャに基づく高性能非同期FPGA(デバイスアーキテクチャと性能評価技術) |
| サブタイトル（和） | |
| タイトル（英） | An Asynchronous High-Performance FPGA Based on LEDR/Four-Phase-Dual-Rail Hybrid Architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 非同期式回路 / Asynchronous circuit |
| キーワード(2)（和/英） | 再構成可能VLSI / reconfigurable VLSI |
| キーワード(3)（和/英） | 4相2線(FPDR)プロトコル / Four-Phase Dual-Rail (FPDR) protocol |
| キーワード(4)（和/英） | Level-Encoded Dual-Rail (LEDR)プロトコル / Level-Encoded Dual-Rail (LEDR) protocol |
| キーワード(5)（和/英） | ドミノ回路 / domino logic |
| 第 1 著者 氏名（和/英） | 小松 与志也 / Yoshiya KOMATSU |
| 第 1 著者 所属（和/英） | 東北大学国際集積エレクトロニクス研究開発センター Center for Innovative Integrated Electronic Systems, Tohoku University |
| 第 2 著者 氏名（和/英） | 張山 昌論 / Masanori HARIYAMA |
| 第 2 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 第 3 著者 氏名（和/英） | 亀山 充隆 / Michitaka KAMEYAMA |
| 第 3 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 発表年月日 | 2014-06-12 |
| 資料番号 | RECONF2014-6 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | 75 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
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