講演名 2014-06-20
バッファ挿入を利用した信号遅延時間計測回路の開発(設計/テスト/検証,及び一般)
山本 拓弥, 三浦 幸也,
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抄録(和) VLSI回路の微細化や低電圧化,高速化がすすむにつれて,製造ばらつきやトランジスタ劣化による信号遅延への影響が問題となっており,わずかな遅延時間の増加でも回路の動作に大きな影響を与えることが多くなっている.そのため,信号の遅延時間を正確に把握することが重要であり,より高い精度で計測することができれば誤動作の防止やより信頼性の高い回路の開発につながる.本研究では,バッファの挿入を利用して信号遅延時間を計測する回路の開発を行い,その有効性について回路シミュレーションと個別半導体チップを用いた実験の両方で確認した.また,関連研究で提案されている回路を遅延計測に用いた場合を類似手法とし,これらとの回路サイズ,精度の点での比較評価を行った.
抄録(英) According to the scaling down, lower power design, and highly operational frequency of the device, the process variability and the transistor aging affect the signal delay time of a circuit. So it is important to measure accurately the signal delay time of the circuit, because it leads to the prevention of the malfunction and to the development of the high-reliability circuit. In this paper, we propose a delay time measurement circuit by using buffer insertion, and verify its effectiveness by both of the circuit simulation and the experiment. In addition, we compared and evaluated the circuit size and accuracy between the proposed circuit and the circuits proposed in the related works.
キーワード(和) VLSI / 信号遅延 / 計測
キーワード(英) VLSI / signal delay / measurement
資料番号 DC2014-10
発行日

研究会情報
研究会 DC
開催期間 2014/6/13(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Dependable Computing (DC)
本文の言語 JPN
タイトル(和) バッファ挿入を利用した信号遅延時間計測回路の開発(設計/テスト/検証,及び一般)
サブタイトル(和)
タイトル(英) Development of a Delay Time Measurement Circuit by Inserting Buffers
サブタイトル(和)
キーワード(1)(和/英) VLSI / VLSI
キーワード(2)(和/英) 信号遅延 / signal delay
キーワード(3)(和/英) 計測 / measurement
第 1 著者 氏名(和/英) 山本 拓弥 / Takuya YAMAMOTO
第 1 著者 所属(和/英) 首都大学東京大学院システムデザイン研究科
Graduate School of System Design, Tokyo Metropolitan University
第 2 著者 氏名(和/英) 三浦 幸也 / Yukiya MIURA
第 2 著者 所属(和/英) 首都大学東京システムデザイン学部
Faculty of System Design, Tokyo Metropolitan University
発表年月日 2014-06-20
資料番号 DC2014-10
巻番号(vol) vol.114
号番号(no) 99
ページ範囲 pp.-
ページ数 6
発行日