| 講演名 | 2013-11-27 TSVを用いた3次元積層向け回路技術の開発(3次元集積回路・実装技術,デザインガイア2013-VLSI設計の新しい大地-) 長田 健一, 古田 太, 武田 健一, |
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| 抄録(和) | 3次元積層チップの性能を向上させる回路技術を開発した。シリコン貫通電極(TSV:Through Silicon Via)を用いたチップ間通信の性能向上のため、TSV容量の低減技術および標準セルへのTSVセル埋め込みによるオンチップ配線削減技術を開発した。本技術により世界最高水準の電力あたりの伝送レート15Tbps/Wを達成した。また、3次元積層通信の回路設計のためのTSV電気特性モデルを提案した。さらにプロセスばらつきや電圧変動により積層チップ間で生じるクロックスキューを低減する3Dクロック同期方式を開発し、クロックスキューを60%削減できることを確認した。これらの回路技術はWafer-to-wafer(W2W)ビアラストCu-TSVプロセスを使って積層したチップにより実証した。 |
| 抄録(英) | To improve the performance of 3D-stacking using TSV interconnects, circuit techniques were developed. To improve Z-axis transmission performance, a wafer-to-wafer stacking process for lowering the capacitance of TSV was developed. An "embedded TSV" design for the shorter on-chip wirings was also devised. Z-axis transmission performance was the highest, namely, 15 Tbps/W. TSV circuit model is proposed for circuit design of 3D transmission. Moreover, to reduce the clock skew between the stacked layers arising from global process variations, a 3D clock-synchronization scheme using a reference clock via TSVs was developed. The clock skew between two layers was reduced by 60% using the new clock scheme. We present the first demonstration of two stacked FPGA layers by using wafer-to-wafer via-last Cu-TSV process |
| キーワード(和) | TSV / 3D / FPGA / 同期方式 |
| キーワード(英) | TSV / 3D / FPGA / Synchronization scheme |
| 資料番号 | VLD2013-73,CPM2013-117,ICD2013-94,CPSY2013-58,DC2013-39,RECONF2013-41 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2013/11/20(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | TSVを用いた3次元積層向け回路技術の開発(3次元集積回路・実装技術,デザインガイア2013-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | Circuit design for 3D-stacking using TSV interconnects |
| サブタイトル（和） | |
| キーワード(1)（和/英） | TSV / TSV |
| キーワード(2)（和/英） | 3D / 3D |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | 同期方式 / Synchronization scheme |
| 第 1 著者 氏名（和/英） | 長田 健一 / Kenichi Osada |
| 第 1 著者 所属（和/英） | 株式会社日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 2 著者 氏名（和/英） | 古田 太 / Futoshi Furuta |
| 第 2 著者 所属（和/英） | 株式会社日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 3 著者 氏名（和/英） | 武田 健一 / Kenichi Takeda |
| 第 3 著者 所属（和/英） | 株式会社日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 発表年月日 | 2013-11-27 |
| 資料番号 | VLD2013-73,CPM2013-117,ICD2013-94,CPSY2013-58,DC2013-39,RECONF2013-41 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | 325 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |