| 講演名 | 2014-01-28 高位合成によるFPGA実装向けSIFTアルゴリズムの構成法の基礎検討(FPGA高位合成,FPGA応用及び一般) 荒川 尚久, 孟 林, 泉 知論, |
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| 抄録(和) | SIFTアルゴリズムは画像認識のための特徴点検出・特徴量記述の方法のひとつである。SIFTは拡大縮小・回転・照明変化に強いとされる、計算負荷が高く、現在の組込みプロセッサによるソフトウェア処理では実時間処理は困難である。本稿では、再構成可能ハードウェアを搭載した自律移動機器向け組込みシステムを想定し、そのためのSIFTのハードウェアアクセラレータの開発を目指し、システム構成法の基礎検討を進める。それぞれの自律移動機器によって異なり、また状況によって変化する各種パラメータ(画像サイズ、フレームレート、検出や記述の精度、回路規模、消費エネルギーなど)に柔軟に対応するため、動作記述言語Impulse-Cによる高位合成系を用いる。最大の演算精度と速度性能をもつ構成をベースとして、中小規模のFPGAに搭載するため、最も計算負荷の高いガウシアンフィルタ部分の演算器・レジスタの量をおよそ1/66まで削減した。このとき、演算精度は保ちつつ速度性能は1/30程度まで低下するが、100MHz程度の動作周波数でVGAサイズ10fps以上の性能を見込む。 |
| 抄録(英) | SIFT is an algorithm to find and describe keypoints for image recognition. It is known to be robust for the change of scale, rotation, or light condition but needs too heavy computation for currently available embedded processors. Our objective is to develop a hardware accelerator of SIFT algorithm for embedded system equipped with reconfigurable hardware fabric, and this manuscript gives a fundamental discussion on the hardware architecture of our SIFT accelerator. We adopt high-level synthesis technology and derive the merit of flexibility and productivity in order to meet individual requirements of various image recognition systems. Starting with an extreme architecture which achieves full accuracy and maximum speed, we reduce the amount of registers and functional units down to 1/66 to fit middle or small-sized FPGAs, maintaining the accuracy and accepting 1/30 slower speed. We estimate that the reduced architecture still has the performance of 10fps or more frame rate for VGA size images at about 100MHz clock frequency. |
| キーワード(和) | 画像認識 / SIFT / FPGA / 高位合成 / Impulse-C |
| キーワード(英) | image recognition / SIFT / FPGA / high level synthesis / Impulse-C |
| 資料番号 | VLD2013-105,CPSY2013-76,RECONF2013-59 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2014/1/21(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 高位合成によるFPGA実装向けSIFTアルゴリズムの構成法の基礎検討(FPGA高位合成,FPGA応用及び一般) |
| サブタイトル（和） | |
| タイトル（英） | A Discussion on Hardware Architecture of SIFT Algorithm for FPGAs Utilizing a High-Level Synthesis Tool |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 画像認識 / image recognition |
| キーワード(2)（和/英） | SIFT / SIFT |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | 高位合成 / high level synthesis |
| キーワード(5)（和/英） | Impulse-C / Impulse-C |
| 第 1 著者 氏名（和/英） | 荒川 尚久 / Naohisa ARAKAWA |
| 第 1 著者 所属（和/英） | 立命館大学大学院理工学研究科電子システム専攻 Graduate School of Science and Engineering, Ritsumeikan University |
| 第 2 著者 氏名（和/英） | 孟 林 / Lint MENG |
| 第 2 著者 所属（和/英） | 立命館大学大学院理工学研究科電子システム専攻:立命館大学大学院理工学部電子情報工学科 Graduate School of Science and Engineering, Ritsumeikan University:College of Science and Engineering, Ritsumeikan University |
| 第 3 著者 氏名（和/英） | 泉 知論 / Tomonori IZUMI |
| 第 3 著者 所属（和/英） | 立命館大学大学院理工学研究科電子システム専攻:立命館大学大学院理工学部電子情報工学科 Graduate School of Science and Engineering, Ritsumeikan University:College of Science and Engineering, Ritsumeikan University |
| 発表年月日 | 2014-01-28 |
| 資料番号 | VLD2013-105,CPSY2013-76,RECONF2013-59 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | 416 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |