| 講演名 | 2014-01-29 CPU密結合型アクセラレータの機械語プログラムからの自動合成(システム設計環境,FPGA応用及び一般) 田村 真平, 石浦 菜岐佐, 神原 弘之, 冨山 宏之, |
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| 抄録(和) | 本稿では,機械語プログラムの指定区間をCPU密結合型アクセラレータに合成する手法を提案する.CPU密結合型アクセラレータは,CPUのプログラムカウンタが特定番地に達すると起動し,処理が終わるとプログラムカウンタに復帰番地を書き込むことによりCPUに制御を戻す.また,アクセラレータはCPUのレジスタファイルやメモリに直接アクセスすることによりCPUとのデータ授受を行う.本手法では,機械語プログラムの指定部分を制御付きデータフローグラフに変換し,これにレジスタファイルアクセス演算やプログラムカウンタ更新演算を挿入した後,高位合成のバックエンドによりハードウェアを合成する.本稿では,機械語プログラム全体にデータフロー解析を行って,不要なレジスタファイルアクセス演算の挿入を抑制するとともに,アクセラレータとCPUの実行切り替え時のパイプラインの状態まで考慮した効率的な演算のスケジューリングを行う.本手法を高位合成システムACAPに実装し,評価実験を行った.その結果,CPUにその約0.5倍から約1.4倍のハードウェアを追加することにより,プログラム全体の実行速度を約1.5倍から3倍に高速化することができた. |
| 抄録(英) | This article presents a method of synthesizing hardware that accelerates specified sections of binary programs. The accelerator is tightly coupled with a CPU; it watches the program counter of the CPU to start execution when the specified addresses are reached, and it returns control to the CPU by rewriting the program counter. It also shares data with CPU by directly accessing the register file and the main memory. In our method, operations for accessing the register file and the program counter are added to a control dataflow graph (CDFG) derived from the specified machine code segments, which is fed into a high-level synthesis back-end. CDFGs are optimized by 1) removing redundant register file access operations based on dataflow analysis of the entire machine program, and 2) by scheduling operations considering the pipeline status of the CPU. The proposed method has been implemented on top of the ACAP high-level synthesizer. The experimental results show that the entire program execution speed was accelerated by 1.5 to 3.0 times at the cost of 50% to 140% increase in the hardware size. |
| キーワード(和) | 高位合成 / 機械語プログラム / ハードウェア/ソフトウェア協調設計 / CPU密結合型アクセラレータ |
| キーワード(英) | High-Level Synthesis / machine language program / hardware/software codesign / hardware accelerator tightly coupled with CPU |
| 資料番号 | VLD2013-133,CPSY2013-104,RECONF2013-87 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2014/1/21(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | CPU密結合型アクセラレータの機械語プログラムからの自動合成(システム設計環境,FPGA応用及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Binary Synthesis of Hardware Accelerator Tightly Coupled with CPU |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(2)（和/英） | 機械語プログラム / machine language program |
| キーワード(3)（和/英） | ハードウェア/ソフトウェア協調設計 / hardware/software codesign |
| キーワード(4)（和/英） | CPU密結合型アクセラレータ / hardware accelerator tightly coupled with CPU |
| 第 1 著者 氏名（和/英） | 田村 真平 / Shimpei TAMURA |
| 第 1 著者 所属（和/英） | 関西学院大学理工学部 Kwansei Gakuin University |
| 第 2 著者 氏名（和/英） | 石浦 菜岐佐 / Nagisa ISHIURA |
| 第 2 著者 所属（和/英） | 関西学院大学理工学部 Kwansei Gakuin University |
| 第 3 著者 氏名（和/英） | 神原 弘之 / Hiroyuki KANBARA |
| 第 3 著者 所属（和/英） | 京都高度技術研究所 ASTEM RI/KYOTO |
| 第 4 著者 氏名（和/英） | 冨山 宏之 / Hiroyuki TOMIYAMA |
| 第 4 著者 所属（和/英） | 立命館大学理工学部 Ritsumeikan University |
| 発表年月日 | 2014-01-29 |
| 資料番号 | VLD2013-133,CPSY2013-104,RECONF2013-87 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | 417 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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