| 講演名 | 2013-10-03 高信頼メニーコアシステムSmartCoreにおけるTMR実行の提案と評価(ハードウェア設計・プロセッサ,ユーザを支えるコンピューティング及び一般-パーソナル機器からスマートシティまで-) 笹河 良介, 佐藤 真平, 吉瀬 謙二, |
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| 抄録(和) | プロセッサの信頼性向上を目的に,我々は以前より,ネットワークオンチップの支援によりメニーコアプロセッサが持つ冗長性を活用する冗長実行手法のSmartCore システムを提案している.また,それを実現するために,パケット待ち合わせや比較などの特別な機能を持つ高機能ルータアーキテクチャを提案している.本論文では,TMR(Triple Modular Redundant)実行をサポートするパケット転送方式および高機能ルータを提案する.TMR 実行のためのパケット転送方式と高機能ルータはDMR 実行時のものを基にして設計した.TMR 実行時のネットワーク性能の評価の結果,TMR実行時の平均レイテンシの増加量は,DMR 実行時の増加量の約2倍であった.また,冗長ノードの配置において,マスターノード間のネットワークスループットが変化しない配置があることが分かった. |
| 抄録(英) | In order to improve the chip-level dependability, we have proposed Smart Core system, NoC-based DMR(Dual Modular Redundant) mechanism by employing inherent redundancies of PEs in many-core processors. We also have proposed a multifunction on-chip router architecture that has additional capabilities to support DMR execution such as packet rendezvous and packet comparison. In this paper, we propose packet traverse rule and a multifunction router in order to support TMR(Triple Modular Redundant) execution. The packet traverse rule and the multifunction router for TMR execution is based on that of DMR execution. We evaluated the network performance in TMR execution by using several common network traffic patterns. The evaluation result shows that the increase of latency by TMR execution is about twice as long as the increase of latency by DMR execution. We also confirm that there is the allocation of TMR node parties which doesn't show worse throughput. |
| キーワード(和) | ネットワークオンチップ / メニーコアプロセッサ / 三重冗長 / ネットワーク性能 |
| キーワード(英) | Network on Chip / Many-core Processor / Triple Modular Redundancy / Network Performance |
| 資料番号 | CPSY2013-32 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2013/9/26(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | 高信頼メニーコアシステムSmartCoreにおけるTMR実行の提案と評価(ハードウェア設計・プロセッサ,ユーザを支えるコンピューティング及び一般-パーソナル機器からスマートシティまで-) |
| サブタイトル（和） | |
| タイトル（英） | TMR execution on SmartCore system for dependable many-core processors |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network on Chip |
| キーワード(2)（和/英） | メニーコアプロセッサ / Many-core Processor |
| キーワード(3)（和/英） | 三重冗長 / Triple Modular Redundancy |
| キーワード(4)（和/英） | ネットワーク性能 / Network Performance |
| 第 1 著者 氏名（和/英） | 笹河 良介 / Ryosuke SASAKAWA |
| 第 1 著者 所属（和/英） | 東京工業大学 Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 佐藤 真平 / Shimpei SATO |
| 第 2 著者 所属（和/英） | 東京工業大学 Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 吉瀬 謙二 / Kenji KISE |
| 第 3 著者 所属（和/英） | 東京工業大学 Tokyo Institute of Technology |
| 発表年月日 | 2013-10-03 |
| 資料番号 | CPSY2013-32 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | 234 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |