| 講演名 | 2013-09-19 再構成型デバイスMPLDにおけるパストランジスタ・ロジックによる面積削減の検討(リコンフィギャラプルアーキテクチャ(2),リコンフィギャラブルシステム,一般) 吉田 雄揮, 道田 拓巳, 谷川 一哉, 弘中 哲夫, 下舞 賢一, 石黒 隆, |
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| 抄録(和) | 再構成型デバイスMPLD(Memory-based Programmable Logic Device)は基本要素であるMLUT(Multiple Look Up Table)をアレイ状に並べることによって構成されている.MPLDの面積を削減するためにはこのMLUTの面積を削減することが重要となる.そこで本稿では,MLUTに用いられる回路の中で変更が容易であり,MLUT面積の2割を占めているデコーダ面積を削減することを目的とする.面積削減のための手法として,パストランジスタ・ロジックを用いてデコーダの設計を行った.評価結果より,デコーダの総トランジスタ面積ではツリー型デコーダでは62%の面積減,パストランジスタ・ロジックを用いた5入力NOR回路によるデコーダでは53%の面積減となり,MLUTの面積削減の可能性があることを示す. |
| 抄録(英) | Reconfigurable device Memory-based Programmable Logic Device (MPLD) consists of an array of Multiple Look Up Table (MLUT) which are the basic element of MPLD. So, reducing the area of the MLUT is important in order to reduce the area of the MPLD. The goal of this paper is to reduce the circuit area of the decoder, which is easy to modify, that accounts for 20% percent of MPLD area. As a technique for reducing the circuit area the pass transistor logic was used for decoder implementation. On the evaluation result by the total transistor area, the decoder design with the pass transistor logic was decreased to 62% and 53% by the tree type decoder design, the 5 input NOR gates design respectively. From the result, we have shown the possibility of the layout area reduction in MLUT by designing the decoder with the pass transistor logic technique. |
| キーワード(和) | MPLD / PLD / FPGA / デコーダ / パストランジスタ・ロジック |
| キーワード(英) | MPLD / PLD / FPGA / decoder / pass transistor logic |
| 資料番号 | RECONF2013-28 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2013/9/11(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 再構成型デバイスMPLDにおけるパストランジスタ・ロジックによる面積削減の検討(リコンフィギャラプルアーキテクチャ(2),リコンフィギャラブルシステム,一般) |
| サブタイトル（和） | |
| タイトル（英） | Investigation of the area reduction by pass transistor logic in reconfigurable device MPLD |
| サブタイトル（和） | |
| キーワード(1)（和/英） | MPLD / MPLD |
| キーワード(2)（和/英） | PLD / PLD |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | デコーダ / decoder |
| キーワード(5)（和/英） | パストランジスタ・ロジック / pass transistor logic |
| 第 1 著者 氏名（和/英） | 吉田 雄揮 / Yuki YOSHIDA |
| 第 1 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Science, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 道田 拓巳 / Takumi MICHIDA |
| 第 2 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Science, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 谷川 一哉 / Kazuya TANIGAWA |
| 第 3 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Science, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 4 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Science, Hiroshima City University |
| 第 5 著者 氏名（和/英） | 下舞 賢一 / Kenichi SHIMOMAI |
| 第 5 著者 所属（和/英） | 太陽誘電株式会社 Taiyo Yuden Co, Ltd. |
| 第 6 著者 氏名（和/英） | 石黒 隆 / Takashi ISHIGURO |
| 第 6 著者 所属（和/英） | 太陽誘電株式会社 Taiyo Yuden Co, Ltd. |
| 発表年月日 | 2013-09-19 |
| 資料番号 | RECONF2013-28 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | 221 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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