| 講演名 | 2013/3/6 2コアアーキテクチャを対象とするトレースベースキャッシュシミュレーションの精度評価(システムレベル設計技術,組込み技術とネットワークに関するワークショップETNET2013) 多和田 雅師, 柳澤 政生, 戸川 望, |
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| 抄録(和) | 一般にプロセッサ上でアプリケーションを走らせた場合にキャッシュがどのように動作するかサイクル精度でシミュレーションすると時間がかかる.そこで,特定のキャッシュ構成を想定してサイクル精度でシミュレーションすることによりメモリアクセストレースを入手し,メモリアクセストレースを用いてキャッシュ動作をトレースベースシミュレーションするとシミュレーション時間を極めて短くできる.ここでキャッシュのトレースベースシミュレーションとは,メモリアクセストレースに従ってプロセッサがメモリアクセスすると仮定し,キャッシュがどのように動作するかのシミュレーションである.ところが,マルチコアアーキテクチャではメモリアクセスは原理的に,想定するキャッシュ構成によって変化する.トレースベースシミュレーションをマルチコアアーキテクチャに適用した場合,メモリアクセストレースを入手するときに想定したキャッシュ構成とトレースベースシミュレーションで想定したキャッシュ構成が異なるとトレースベースシミュレーション結果はサイクル精度シミュレーション結果と一致しない.本稿では,メモリアクセストレースを入手するときに想定したキャッシュ構成とトレースベースシミュレーションで想定したキャッシュ構成が異なるとき,トレースベースシミュレーションがどの程度,サイクル精度シミュレーションと一致するかを評価する. |
| 抄録(英) | In trace-based cache simulation, we perform cache simulation based on a particular memor/access trace obtained by cycle-accurate memory simulation. While cycle-accurate simulation takes too many time to run, trace-based cache simulation runs very fast and then we can evaluate many cache configurations in a short time. Let us consider a multi-core processor cache. We can obtain a memory access trace by using a cycle-accurate memory simulation but it can be changed when we consider another multi-core processor cache configuration. One of the main concerns in trace-based cache simulation applied to multi-core processor caches is its accuracy when the cache configuration that the memory access trace assumed is different from those the trace-based cache simulation targets. In this paper, we evaluate how much memory access traces affect cache configuration simulation when cache configurations simulated are different from the one that memory access traces assume, using several benchmark applications. |
| キーワード(和) | キャッシュメモリ / キャッシュシミュレーション / トレースベースシミュレーション |
| キーワード(英) | cache memory / cache simulation / trace-based simulation |
| 資料番号 | Vol.2013-SLDM-160 No.15,Vol.2013-EMB-28 No.15 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2013/3/6(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | 2コアアーキテクチャを対象とするトレースベースキャッシュシミュレーションの精度評価(システムレベル設計技術,組込み技術とネットワークに関するワークショップETNET2013) |
| サブタイトル（和） | |
| タイトル（英） | Accuracy Evaluation of Trace-based Cache Simulation for Two-core L1 Caches |
| サブタイトル（和） | |
| キーワード(1)（和/英） | キャッシュメモリ / cache memory |
| キーワード(2)（和/英） | キャッシュシミュレーション / cache simulation |
| キーワード(3)（和/英） | トレースベースシミュレーション / trace-based simulation |
| 第 1 著者 氏名（和/英） | 多和田 雅師 / TAWADA MASASHI |
| 第 1 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 柳澤 政生 / YANAGISAWA MASAO |
| 第 2 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科電子光システム学専攻 Dept. of Electronic and Photonic Systems, Waseda University |
| 第 3 著者 氏名（和/英） | 戸川 望 / TOGAWA NOZOMU |
| 第 3 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 発表年月日 | 2013/3/6 |
| 資料番号 | Vol.2013-SLDM-160 No.15,Vol.2013-EMB-28 No.15 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | 482 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |