講演名 2013-03-06
製造後スキュー調整のためのグラフ分割に基づくテスト計画(タイミング設計,システムオンシリコンを支える設計技術)
金子 峰雄,
PDFダウンロードページ PDFダウンロードページへ
抄録(和) 製造後の個別チップに対して,あらかじめ回路に組み込まれた遅延調整回路(PDE)にてクロックキューを調整することで,製造ばらつきによる遅延ばらつきの影響を吸収する方式が考えられている.本稿では,動作時の遅延・タイミング変動による誤動作を防ぐためのタイミング余裕を考慮した製造後スキュー調整(PDE調整)において問題となるテスト時PDE設定問題について考察を行い,グラフ分割に基づくアプローチを提案する.
抄録(英) Post-Silicon Tuning is an emerging technology for improving performance-yield of VLSIs under process variations. This paper focuses especially on the post-silicon timing-skew tuning (PSST) via programmable delay elements (PDEs), and discusses PDE configuration problem which arises in a trial-and-error based PDE timing considering timing margin. During the timing test in a trial-and-error based PDE tuning, we need to configure PDEs with test setting patterns which are different from the desired PDE setting. The problem of minimizing the number of test setting patterns is also addressed as a novel problem which arises from timing test considering timing margin.
キーワード(和) 遅延ばらつき / スキュー / 遅延テスト / セットアップ条件 / ホールド条件
キーワード(英) Delay variation / timing skew / delay test / setup timing constraint / hold timing constraint
資料番号 VLD2012-159
発行日

研究会情報
研究会 VLD
開催期間 2013/2/25(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 ENG
タイトル(和) 製造後スキュー調整のためのグラフ分割に基づくテスト計画(タイミング設計,システムオンシリコンを支える設計技術)
サブタイトル(和)
タイトル(英) Test Planning for Post-Silicon Skew Tuning Based on Graph Partitioning
サブタイトル(和)
キーワード(1)(和/英) 遅延ばらつき / Delay variation
キーワード(2)(和/英) スキュー / timing skew
キーワード(3)(和/英) 遅延テスト / delay test
キーワード(4)(和/英) セットアップ条件 / setup timing constraint
キーワード(5)(和/英) ホールド条件 / hold timing constraint
第 1 著者 氏名(和/英) 金子 峰雄 / Mineo KANEKO
第 1 著者 所属(和/英) 北陸先端科学技術大学院大学情報科学研究科
Graduate School of Information Science, Japan Advanced Institute of Science and Technology
発表年月日 2013-03-06
資料番号 VLD2012-159
巻番号(vol) vol.112
号番号(no) 451
ページ範囲 pp.-
ページ数 5
発行日