| 講演名 | 2013-03-05 マルチコアプロセッサのための配線領域共有並列概略配線手法(配線設計,システムオンシリコンを支える設計技術) 新谷 康弘, 稲木 雅大, 永山 忍, 若林 真一, |
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| 抄録(和) | LSI設計工程における配線設計期間短縮のため,既存研究において各種の並列計算環境を用いた並列配線手法が提案されている.本研究ではこれらの並列計算環境の中で近年普及しているマルチコアプロセッサに注目し,プログラミングモデルとしてマルチスレッドを用いた並列配線手法を提案する.提案手法では,各スレッドには最初にネットリストが均等に分配される.各スレッドは配線領域を共有しつつ各ネットの配線経路候補をスレッド間での同期制御を行わず並列に探索する.選択した経路候補を確定した経路として配線領域に書き込む際は,書き込みを行うスレッド間で排他制御を行う.配線領域への経路の書き込み時に排他制御を行いつつも,この非同期的経路探索によりスレッドの停止時間は最小限に抑えられる.非同期的並列配線により制約を満たさない競合した経路候補を選択してしまった場合はそのネットについて再配線を行う.実験により,提案手法では逐次実行時と比較して8コア使用時,最大7.1倍の速度向上を確認した.また,配線品質に劣化がみられないことも確認した. |
| 抄録(英) | Parallel routing methods using various parallel computing environments have been proposed in existing studies for reducing routing design time in LSI design process. In this study, we choose a multi-core processor from these computing environments, and propose a multi-threaded parallel routing algorithm. In the proposed method, first, threads are created and the nets of the target netlist are equally distributed to the threads. Sharing the routing regions, each of the threads searches a candidate path of a net in parallel without synchronization. Then, each thread exclusively writes a candidate path to the routing regions as a determined path. Although the exclusive control is necessary when updating the routing regions, this asynchronous parallel routing reduces the wait time of the threads. If a candidate path of a net does not satisfy the constraints due to the asynchronous parallel routing, the net is re-routed. In experiments, we confirmed that our proposed method running on an 8-core processor was 7.1 times as fast as the sequential execution. In addition, we also confirmed that the routing quality was not degraded compared to the sequential execution. |
| キーワード(和) | 配線設計 / マルチコアプロセッサ / マルチスレッド |
| キーワード(英) | LSI / Routing design / Multi-core processors / Multi-thread |
| 資料番号 | VLD2012-150 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2013/2/25(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | マルチコアプロセッサのための配線領域共有並列概略配線手法(配線設計,システムオンシリコンを支える設計技術) |
| サブタイトル（和） | |
| タイトル（英） | A Parallel Global Routing Method Sharing Routing Regions for Multi-Core Processors |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 配線設計 / LSI |
| キーワード(2)（和/英） | マルチコアプロセッサ / Routing design |
| キーワード(3)（和/英） | マルチスレッド / Multi-core processors |
| 第 1 著者 氏名（和/英） | 新谷 康弘 / Yasuhiro SHINTANI |
| 第 1 著者 所属（和/英） | 広島市立大学大学院 情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 稲木 雅大 / Masato INAGI |
| 第 2 著者 所属（和/英） | 広島市立大学大学院 情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 永山 忍 / Shinobu NAGAYAMA |
| 第 3 著者 所属（和/英） | 広島市立大学大学院 情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 若林 真一 / Shin'ichi WAKABAYASHI |
| 第 4 著者 所属（和/英） | 広島市立大学大学院 情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 発表年月日 | 2013-03-05 |
| 資料番号 | VLD2012-150 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | 451 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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