| 講演名 | 2012-09-18 [招待講演]耐タンパ暗号回路のLSI設計手法 藤野 毅, 汐崎 充, 久保田 貴也, 吉川 雅弥, |
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| 抄録(和) | 機密情報を守るための暗号回路実装においては,差分電力解析(DPA:Differential Power Analysis)等のサイドチャネル攻撃に対する耐性を考慮した耐タンパLSI設計を行わなければならない.本稿では, DPAの原理と過去提案されている対策手法と,その問題点を紹介する.さらに,我々が提案する,どのような入/出力値に対しても均一な消費電力となる,「2線式RSLメモリ」を用いた耐タンパ暗号回路設計手法を紹介する.本方式は,暗号回路におけるSBox等の非線形演算回路に「2線式RSLメモリ」を使用し,その他の線形回路にはXOR演算を用いた加算マスクを用いて設計が可能なため,一般的なLSIのデザインフローに親和性が高く,暗号回路を含むシステムLSIに容易に搭載することが可能である,現在もっとも普及している共通鍵暗号回路であるAES暗号回路を,提案方式を用いて0.18μmCMOSプロセスで設計・試作し,消費電力を用いた攻撃に対して,高い耐タンパ性が得られたことを報告する. |
| 抄録(英) | Tamper LSI Design Methodology have to be applied in order to implement secure cryptographic circuit which is resistant to side-channel attack such as DPA(Differential Power Analysis). The principle of DPA, some typical countermeasures against DPA, and the problem on the LSI implementation are introduced in this paper. The "dual-rail RSL memory" which consumes constant power irrespective of input/output value, is developed. The cryptographic design methodology, in which the "dual-rail RSL memory" is used on a non-linear circuit, and the additive masked logic using XOR gate is used on a linear circuit, is easy to be implemented on SoC, because these methods are easy to be implemented in the conventional LSI design flow. The AES cryptographic circuit, which is the most popular cryptographic algolithm, was designed in O.18 um CMOS technology. The test chip demonstrates the high tamper resistance against power analysis. |
| キーワード(和) | 耐タンパLSI / サイドチャネル攻撃 / AES / DPA / CPA / WDDL / RSL / 2線式RSLメモリ |
| キーワード(英) | Tamper Resistant LSI / Side-Channel Attack / AES / DPA / CPA / WDDL / RSL / Dual-rail RSL Memory |
| 資料番号 | RECONF2012-29 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2012/9/11(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | [招待講演]耐タンパ暗号回路のLSI設計手法 |
| サブタイトル（和） | |
| タイトル（英） | The LSI Design Methodology of Tamper Resistant Cryptographic Circuit |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 耐タンパLSI / Tamper Resistant LSI |
| キーワード(2)（和/英） | サイドチャネル攻撃 / Side-Channel Attack |
| キーワード(3)（和/英） | AES / AES |
| キーワード(4)（和/英） | DPA / DPA |
| キーワード(5)（和/英） | CPA / CPA |
| キーワード(6)（和/英） | WDDL / WDDL |
| キーワード(7)（和/英） | RSL / RSL |
| キーワード(8)（和/英） | 2線式RSLメモリ / Dual-rail RSL Memory |
| 第 1 著者 氏名（和/英） | 藤野 毅 / Takeshi FUJINO |
| 第 1 著者 所属（和/英） | 立命館大学理工学部 Faculty of Science and Engineering Ritsumeikan University |
| 第 2 著者 氏名（和/英） | 汐崎 充 / Mitsuru SHIOZAKI |
| 第 2 著者 所属（和/英） | 立命館大学総合理工学研究機構 Research Organization of Science and Engineering Ritsumeikan University |
| 第 3 著者 氏名（和/英） | 久保田 貴也 / Takaya KUBOTA |
| 第 3 著者 所属（和/英） | 立命館大学総合理工学研究機構 Research Organization of Science and Engineering Ritsumeikan University |
| 第 4 著者 氏名（和/英） | 吉川 雅弥 / Masaya Yoshikawa |
| 第 4 著者 所属（和/英） | 名城大学理工学部 Faculty of Science and Engineering Meij o University |
| 発表年月日 | 2012-09-18 |
| 資料番号 | RECONF2012-29 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | 203 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |