| 講演名 | 2012-12-06 VHDL記述の最適化によるBenes網の並列制御回路の性能評価(画像符号化,通信・ストリーム技術,一般) 市村 英也, 佐藤 信宏, 加藤 陽介, 小原 仁, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 近年,ネットワークトラヒックの増加に伴い,ノードに設置されるルータにも大規模化が求められている.現在,そのスイッチ部に用いられているクロスバースイッチは規模増加に伴い回路規模がN2(N:スイッチサイズ)に比例して上昇するため大容量化には向かない欠点を持つ.筆者らはクロスバースイッチを,より回路規模が小さいBenes網で置き換えることを提唱してきた.ただし,Benes網はスイッチ制御が複雑で処理時間が大きくなるため,その高速化が課題であり,筆者らはFPGAを用いた並列ハードウェア制御方式を提案してきた.本報告では従来の研究の問題点であった代表エレメント決定処理に注目し,新たな設計方法の採用により,その処理時間を最大で25%短縮できることを示す. |
| 抄録(英) | As Internet traffic is skyrocketing, high-performance routers are compelled to scale both their switch size and link speed. The crossbar switch (XBS) has been used in conventional high-performance router, because it allows routers to switch multiple packets in parallel, while its switch control is fairly simple and fast. However, the number of switching elements in XBSs increases as N2, where N is the switch size, and it becomes formidable to implement large-size XBSs. In contrast, Benes switches have a smaller number of switch elements than XBSs, but they require complex switch control to make switching time longer. The aim our study is to realize a fast switch control circuit for Benes switch using parallel control algorithm. Although a prototype of it has been demonstrated in our preliminary work, it suffers from a low operation speed. In this report, we provide a new design of FPGA-based fast parallel switch control circuit. We show through experiments that the new design improved its operation speed by up to 25% |
| キーワード(和) | Benes網 / 大容量ルータ / スイッチ制御 / 並列処理 / FPGA |
| キーワード(英) | Benes switch / High performance router / Switch control / Parallel processing / FPGA |
| 資料番号 | CS2012-81,IE2012-95 |
| 発行日 |
| 研究会情報 | |
| 研究会 | IE |
|---|---|
| 開催期間 | 2012/11/29(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Image Engineering (IE) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | VHDL記述の最適化によるBenes網の並列制御回路の性能評価(画像符号化,通信・ストリーム技術,一般) |
| サブタイトル（和） | |
| タイトル（英） | Performance of Parallel Control Circuit for Benes Networks with Optimized VHDL Description |
| サブタイトル（和） | |
| キーワード(1)（和/英） | Benes網 / Benes switch |
| キーワード(2)（和/英） | 大容量ルータ / High performance router |
| キーワード(3)（和/英） | スイッチ制御 / Switch control |
| キーワード(4)（和/英） | 並列処理 / Parallel processing |
| キーワード(5)（和/英） | FPGA / FPGA |
| 第 1 著者 氏名（和/英） | 市村 英也 / Hiedya Ichimura |
| 第 1 著者 所属（和/英） | 秋田大学大学院工学資源学研究科電気電子工学専攻 Graduate School of Engineering and Resource Science Akita University |
| 第 2 著者 氏名（和/英） | 佐藤 信宏 / Nobuhiro Sato |
| 第 2 著者 所属（和/英） | 秋田大学大学院工学資源学研究科電気電子工学専攻 Graduate School of Engineering and Resource Science Akita University |
| 第 3 著者 氏名（和/英） | 加藤 陽介 / Yousuke Kato |
| 第 3 著者 所属（和/英） | 秋田大学大学院工学資源学研究科電気電子工学専攻 Graduate School of Engineering and Resource Science Akita University |
| 第 4 著者 氏名（和/英） | 小原 仁 / Hitoshi Obara |
| 第 4 著者 所属（和/英） | 秋田大学大学院工学資源学研究科電気電子工学専攻 Graduate School of Engineering and Resource Science Akita University |
| 発表年月日 | 2012-12-06 |
| 資料番号 | CS2012-81,IE2012-95 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | 335 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |