| 講演名 | 2012-11-28 Dual-Rail RSLメモリ方式を利用したサイドチャネル攻撃耐性を有するAES暗号回路(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-) 橋本 祐樹, 汐崎 充, 久保田 貴也, 藤野 毅, |
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| 抄録(和) | 安全な暗号回路の設計には電力解析攻撃等のサイドチャネル攻撃耐性を考慮する必要がある.我々は消費電力を入出力値に依存せず均一化することができ,なおかつ乱数マスクを掛けられた入出力で演算ができる"Dual-Rail RSLメモリ"を用いた電力解析攻撃対策技術を提案してきた.本方式を適用したAES暗号回路を0.18μmCMOSプロセスで設計・試作した結果,回路面積900,191μm^2・消費電力22.24nJとなり,他の対策回路と比較して小面積・低消費電力を実現した.また,電力解析攻撃に対する耐性評価を行った結果,100万波形の消費電力パターンを用いても秘密鍵の特定ができず,高い耐タンパ性が得られたことを報告する. |
| 抄録(英) | Tamper LSI design methodology has to be applied in order to implement secure cryptographic circuit, which is resistant to side-channel attacks such as PA (Power Analysis). We have proposed the PA-resistant countermeasure called the "dual-rail RSL memory". On the cryptographic circuit using this scheme, the dual-rail complementary approach is used to consume constant power regardless of input/output values. And, the masking technique is used to hide correlations between the secret key and the power consumptions. A prototype AES chip was designed and fabricated with a 0.18μmCMOS technology. The circuit area and the power consumption during one encryption operation are 900,191um^2 and 22.24nJ, respectively, and the proposed scheme achieves low area and low power compared with other countermeasures. In addition, the number of traces in order to disclose all secret byte keys is over 10^6, and the sufficient resistance against PA is demonstrated in the experimental results. |
| キーワード(和) | サイドチャネル攻撃 / AES / DPA / CPA / Dual-Rail RSLメモリ |
| キーワード(英) | Side-Channel Attack / AES / DPA / CPA / Dual-Rail RSL Memory |
| 資料番号 | CPM2012-120,ICD2012-84 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPM |
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| 開催期間 | 2012/11/20(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Component Parts and Materials (CPM) |
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| 本文の言語 | JPN |
| タイトル（和） | Dual-Rail RSLメモリ方式を利用したサイドチャネル攻撃耐性を有するAES暗号回路(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | AES Cryptographic Circuit utilizing Dual-Rail RSL Memory Technique |
| サブタイトル（和） | |
| キーワード(1)（和/英） | サイドチャネル攻撃 / Side-Channel Attack |
| キーワード(2)（和/英） | AES / AES |
| キーワード(3)（和/英） | DPA / DPA |
| キーワード(4)（和/英） | CPA / CPA |
| キーワード(5)（和/英） | Dual-Rail RSLメモリ / Dual-Rail RSL Memory |
| 第 1 著者 氏名（和/英） | 橋本 祐樹 / Yuuki HASHIMOTO |
| 第 1 著者 所属（和/英） | 立命館大学大学院理工学研究科 Graduate School of Science and Technology, Ritsumeikan University |
| 第 2 著者 氏名（和/英） | 汐崎 充 / Mitsuru SHIOZAKI |
| 第 2 著者 所属（和/英） | 立命館大学大学院総合理工学研究機構 Research Organization of Science and Engineering, Ritsumeikan University |
| 第 3 著者 氏名（和/英） | 久保田 貴也 / Takaya KUBOTA |
| 第 3 著者 所属（和/英） | 立命館大学大学院総合理工学研究機構 Research Organization of Science and Engineering, Ritsumeikan University |
| 第 4 著者 氏名（和/英） | 藤野 毅 / Takeshi FUJINO |
| 第 4 著者 所属（和/英） | 立命館大学理工学部 Department of Science and Engineering, Ritsumeikan University |
| 発表年月日 | 2012-11-28 |
| 資料番号 | CPM2012-120,ICD2012-84 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | 323 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |