| 講演名 | 2012-11-26 ランダム・テレグラフ・ノイズに起因した組合せ回路遅延ゆらぎに対する基板バイアスの影響(ディペンダブル設計(1),デザインガイア2012-VLSI設計の新しい大地-) 松本 高士, 小林 和淑, 小野寺 秀俊, |
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| 抄録(和) | 近年のLSI素子の微細化により、NBTIおよび、RTNなどのゲート絶縁膜の信頼性が回路の信頼性に与える影響がますます深刻になってきた。本研究ではRTNが回路の信頼性に与える影響を40nm CMOSテクノロジにおいて試作した回路によって実測した結果に基づいて報告する。微細なサイズのインバータで構成される組合せ回路遅延ゆらぎを1,655個のリング発振回路で実測するとともに、基板バイアスがRTNによる遅延ゆらぎに対して与える影響を明らかにした。 |
| 抄録(英) | Designing reliable systems has become more difficult in recent years. In this paper, statistical nature of RTN-induced delay fluctuation is described by measuring 1,655 ROs fabricated in a commercial 40 nm CMOS technology. We also investigated the impact of body-biasing technique on RTN-induced circuit delay fluctuation. |
| キーワード(和) | ディペンダブルVLSI / CMOS / RTN / 基板バイアス技術 |
| キーワード(英) | dependable VLSI / CMOS / RTN / Body-Biasing Technique |
| 資料番号 | VLD2012-70,DC2012-36 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2012/11/19(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | ランダム・テレグラフ・ノイズに起因した組合せ回路遅延ゆらぎに対する基板バイアスの影響(ディペンダブル設計(1),デザインガイア2012-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | Impact of Body-Biasing Technique on RTN-induced Delay Fluctuation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ディペンダブルVLSI / dependable VLSI |
| キーワード(2)（和/英） | CMOS / CMOS |
| キーワード(3)（和/英） | RTN / RTN |
| キーワード(4)（和/英） | 基板バイアス技術 / Body-Biasing Technique |
| 第 1 著者 氏名（和/英） | 松本 高士 / Takashi MATSUMOTO |
| 第 1 著者 所属（和/英） | 京都大学情報学研究科 Graduate School of Informatics, Kyoto University |
| 第 2 著者 氏名（和/英） | 小林 和淑 / Kazutoshi KOBAYASHI |
| 第 2 著者 所属（和/英） | 京都工芸繊維大学工芸科学研究科:JST CREST Graduate School of Science and Technology, Kyoto Institute of Technology:JST CREST |
| 第 3 著者 氏名（和/英） | 小野寺 秀俊 / Hidetoshi ONODERA |
| 第 3 著者 所属（和/英） | 京都大学情報学研究科:JST CREST Graduate School of Informatics, Kyoto University:JST CREST |
| 発表年月日 | 2012-11-26 |
| 資料番号 | VLD2012-70,DC2012-36 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | 320 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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