講演名 2012-11-26
組込み自己テストによるフィールド高信頼化について(招待講演,デザインガイア2012-VLSI設計の新しい大地-)
梶原 誠司,
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抄録(和) 出荷後のシステムにおいて,パワーオン時間等の空き時間を利用したオンラインテストにより回路の遅延を測定することで,回路の遅延マージンや劣化を検知できる.こうしたテストで,劣化に起因する故障を予知できるため,システムに突然発生する障害を予防でき,システムの高信頼化が可能になる.本講演では,フィールド高信頼化のための組込み自己テストに関連して,生産テストとフィールドテストの違いを述べ,JST CRESTのプロジェクトにおいて開発してきた,DARTと名付けられたフィールド高信頼化のためのテスト技術を紹介する.
抄録(英) On-line test based on delay measurement at power-on/off time or at system idle time of a system allows us to detect delay degradation of logic circuits and confirm their marginality. Such a test can predict a circuit failure caused by circuit aging. Therefore it is useful to avoid sudden system down, and we can make the system to be reliable. In this talk we discuss on the required features that differentiate field test from traditional manufacturing test, with respect to BIST (built-in self test) for high field reliability, and then introduce test technology DART that we recently developed in a JST CREST project.
キーワード(和) ディペンダビリティ / オンラインテスト / 組込み自己テスト / フォールトトレランス
キーワード(英) Dependability / On-line test / Built-In self test / Fault tolerance
資料番号 VLD2012-65,DC2012-31
発行日

研究会情報
研究会 VLD
開催期間 2012/11/19(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) 組込み自己テストによるフィールド高信頼化について(招待講演,デザインガイア2012-VLSI設計の新しい大地-)
サブタイトル(和)
タイトル(英) High Field Reliability Using Built-in Self Test
サブタイトル(和)
キーワード(1)(和/英) ディペンダビリティ / Dependability
キーワード(2)(和/英) オンラインテスト / On-line test
キーワード(3)(和/英) 組込み自己テスト / Built-In self test
キーワード(4)(和/英) フォールトトレランス / Fault tolerance
第 1 著者 氏名(和/英) 梶原 誠司 / Seiji Kajihara
第 1 著者 所属(和/英) 九州工業大学大学院情報工学研究院:独立行政法人科学技術振興機構CREST
Kyushu Institute of Technology:Japan Science and Technology Agency, CREST
発表年月日 2012-11-26
資料番号 VLD2012-65,DC2012-31
巻番号(vol) vol.112
号番号(no) 320
ページ範囲 pp.-
ページ数 6
発行日