| 講演名 | 2012-07-27 4次Fractional-N PLL周波数シンセサイザにおけるループ最適化(アナログ,アナデジ混載,RF及びセンサインタフェース回路) 桝井 昇一, イ ジョンギュウ, |
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| 抄録(和) | 本報告では、5μsecのセトリング時間実現を目的とした、4次Fractional-N PLL周波数シンセサイザのループ最適化設計手法について提案する。本手法では、MATLAB Control System Toolboxの利用により、セトリング時間とループ帯域の正確な関係を導出することによって、従来手法における2次式への近似による不正確さを克服し、同時に、プロセス・電圧・温度(PVT)変動によるばらつきの影響の排除を特徴とする。最適化設計手法は、1)さまざまなPVT条件におけるセトリング時間とループ帯域の正確な関係の導出、2)位相雑音と面積の関係の導出、3)PLLループ要素の導出の3つのステップで構成される。最適化設計手法は、1.8V 0.18μm CMOSテクノロジによるシミュレーションと実験結果によって正当性を検証された。 |
| 抄録(英) | We propose a methodology of loop design optimization for fourth-order fractional-N PLL frequency synthesizers featuring a settling time of 5μsec for applications such as an automobile smart-key systems. The optimized design flow overcomes the inaccuracy to derive the relationship between the settling time and loop bandwidth in the fourth-order PLL by using MATLAB Control System Toolbox and features the worst-case design against the process, voltage and temperature (PVT) variations in the loop filter components. Also the tradeoff between the phase noise and area is considered. The optimization process consists of 1) derivation of the accurate relationship between the settling time and loop bandwidth for various PVT conditions, 2) derivation of phase noise and area as a function of an area-dominant filter capacitance, and 3) derivation of all loop filter components. The optimized design result is verified with circuit simulations and experimental results designed in a 1.8V 0.18μm CMOS technology. |
| キーワード(和) | 位相ロックループ / 周波数シンセサイザ / ループ設計 |
| キーワード(英) | phase locked loop / frequency synthesizer / loop design |
| 資料番号 | ICD2012-27 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2012/7/19(から1日開催) |
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| テーマ（英） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 4次Fractional-N PLL周波数シンセサイザにおけるループ最適化(アナログ,アナデジ混載,RF及びセンサインタフェース回路) |
| サブタイトル（和） | |
| タイトル（英） | Loop Design Optimization for Fourth-Order Fractional-N PLL Frequency Synthesizers |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 位相ロックループ / phase locked loop |
| キーワード(2)（和/英） | 周波数シンセサイザ / frequency synthesizer |
| キーワード(3)（和/英） | ループ設計 / loop design |
| 第 1 著者 氏名（和/英） | 桝井 昇一 / Shoichi MASUI |
| 第 1 著者 所属（和/英） | 富士通研究所 Fujitsu Laboratories |
| 第 2 著者 氏名（和/英） | イ ジョンギュウ / Jun Gyu LEE |
| 第 2 著者 所属（和/英） | 東北大学 Tohoku University |
| 発表年月日 | 2012-07-27 |
| 資料番号 | ICD2012-27 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | 159 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |