講演名 | 2012-05-29 FDFMアプローチを用いた3層パーセプトロンのFPGA実装(数値計算と高速化) 吾郷 祐紀, 伊藤 靖朗, 中野 浩嗣, |
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抄録(和) | 本論文では,FDFM(Few DSP blocks and Few block RAMs)アプローチを用いたXilinx社Virtex-6シリーズFPGAへの3層パーセプトロンの実装を紹介する.FDFMアプローチではDSPスライスとブロックRAM複数のプロセッサコアを使用し,Xilinx社Virtex-6シリーズFPGA XC6VLX240T-FF1156に150個のプロセッサコアを実装した.実装では,150個のDSPスライス,185個のブロックRAM,9676スライスを用いて入力,中間,出力層がそれぞれ32,32,32個の3層パーセプトロンを150プロセッサコア実装した.その結果として,周波数が242.89MHzで動作し,1秒間に1.65×10^7回パーセプトロンを評価可能であることを確認した. |
抄録(英) | This paper presents an FPGA implementation of a 3-layer perceptron using the FDFM (Few DSP blocks and Few block RAMs) approach implemented in the Xilinx Virtex-6 family FPGA. In the FDFM approach, multiple processor cores with few DSP slices and few block RAMs are used. We have implemented 150 processor cores for perceptrons in a Xilinx Virtex-6 family FPGA XC6VLX240T-FF1156. The implementation results show that the 150 processor cores for 32-32-32 input-hidden-output layer perceptrons can be implemented in the FPGA using 150 DSP48 slices, 185 block RAMs, and 9676 slices. It runs in 242.89MHz clock frequency and a single evaluation of 150 nodes perceptron can be performed 1.65 × 10^7 times per second. |
キーワード(和) | パーセプトロン / ニューラルネットワーク / FPGA / DSP48スライス / ブロックRAM / パイプライン |
キーワード(英) | Perceptron / Neural networks / FPGA / DSP48 slice / Block RAM / Pipeline |
資料番号 | RECONF2012-8 |
発行日 |
研究会情報 | |
研究会 | AI |
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開催期間 | 2012/5/22(から1日開催) |
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幹事補佐氏名(英) |
講演論文情報詳細 | |
申込み研究会 | Artificial Intelligence and Knowledge-Based Processing (AI) |
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本文の言語 | ENG |
タイトル(和) | FDFMアプローチを用いた3層パーセプトロンのFPGA実装(数値計算と高速化) |
サブタイトル(和) | |
タイトル(英) | An FPGA Implementation for 3-layer Perception with the FDFM Processor Core Approach |
サブタイトル(和) | |
キーワード(1)(和/英) | パーセプトロン / Perceptron |
キーワード(2)(和/英) | ニューラルネットワーク / Neural networks |
キーワード(3)(和/英) | FPGA / FPGA |
キーワード(4)(和/英) | DSP48スライス / DSP48 slice |
キーワード(5)(和/英) | ブロックRAM / Block RAM |
キーワード(6)(和/英) | パイプライン / Pipeline |
第 1 著者 氏名(和/英) | 吾郷 祐紀 / Yuki AGOU |
第 1 著者 所属(和/英) | 広島大学大学院工学研究科 Department of Information Engineering, Hiroshima University |
第 2 著者 氏名(和/英) | 伊藤 靖朗 / Yasuaki ITO |
第 2 著者 所属(和/英) | 広島大学大学院工学研究科 Department of Information Engineering, Hiroshima University |
第 3 著者 氏名(和/英) | 中野 浩嗣 / Koji NAKANO |
第 3 著者 所属(和/英) | 広島大学大学院工学研究科 Department of Information Engineering, Hiroshima University |
発表年月日 | 2012-05-29 |
資料番号 | RECONF2012-8 |
巻番号(vol) | vol.112 |
号番号(no) | 70 |
ページ範囲 | pp.- |
ページ数 | 6 |
発行日 |