| 講演名 | 2012-05-18 半導体ドレイン層及び狭チャネルメサ幅による縦型InGaAsチャネルMISFETの高電圧利得化(FET,界面・結晶評価,結晶成長,評価及びデバイス(化合物,Si,SiGe,電子・光材料)) 柏野 壮志, 平井 準, 池田 俊介, 藤松 基彦, 宮本 恭幸, |
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| 抄録(和) | 我々はヘテロ接合電子ランチャと真性半導体チャネルを有する縦型MISFETの研究を行っている。この構造により7 MA/cm^2の高電流密度を観測したことを報告しているが、出力コンダクタンスが大きく電圧利得は0.3に満たなかった。今回、出力コンダクタンスを低減するためゲート電極がチャネル全体を覆うよう半導体ドレイン層を設け、同時に23nmの狭チャネルメサを実現した結果に関して報告する。出力コンダクタンスの最大値は2.6S/mmから0.33S/mmに低減され、これにより最大電圧利得は0.3から5.7に向上した。最小サブスレッショルドスロープは650mV/decから134mV/decに改善した。 |
| 抄録(英) | We fabricated a vertical metal-insulator-semiconductor feld-effect transistor (MISFET) with a heterostructure launcher and an undoped channel. While vertical MISFETs exhibit a high drain current density of 7 MA/cm^2 , their large g_0 is a disadvantage for open circuit voltage gain which was limited upto 0.3. We fabricated a vertical MISFET for small g_0 using heavily doped drain region and 23 nm-wide channel mesa structure. Heavily doped drain region is effective for small g_0 by wrapping the whole channel region in gate electrode. Maximum go was decreased from 2.6 to 0.33 S/mm and maximum open circuit voltage gain was increased from 0.3 to 5.7. Minimal subthreshould slope was decreased from 650 mV/dec to 134 mV/dec. |
| キーワード(和) | 縦型MISFET / 半導体ドレイン層 / 狭チャネルメサ / 出力コンダクタンス / 電圧利得 |
| キーワード(英) | Vertical MISFET / Heavily Doped Drain Region / Narrow Channel Mesa / Output Conductance / Open Circuit Voltage Gain |
| 資料番号 | ED2012-26,CPM2012-10,SDM2012-28 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2012/5/10(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | JPN |
| タイトル（和） | 半導体ドレイン層及び狭チャネルメサ幅による縦型InGaAsチャネルMISFETの高電圧利得化(FET,界面・結晶評価,結晶成長,評価及びデバイス(化合物,Si,SiGe,電子・光材料)) |
| サブタイトル（和） | |
| タイトル（英） | High Open Circuit Voltage Gain in Vertical InGaAs Channel Metal-Insulator-Semiconductor Field-Effect Transistor Using Heavily Doped Drain Region and Narrow Channel Mesa |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 縦型MISFET / Vertical MISFET |
| キーワード(2)（和/英） | 半導体ドレイン層 / Heavily Doped Drain Region |
| キーワード(3)（和/英） | 狭チャネルメサ / Narrow Channel Mesa |
| キーワード(4)（和/英） | 出力コンダクタンス / Output Conductance |
| キーワード(5)（和/英） | 電圧利得 / Open Circuit Voltage Gain |
| 第 1 著者 氏名（和/英） | 柏野 壮志 / Masashi KASHIWANO |
| 第 1 著者 所属（和/英） | 東京工業大学大学院理工学研究科 Department of Physical Electronics, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 平井 準 / Jun HIRAI |
| 第 2 著者 所属（和/英） | 東京工業大学大学院理工学研究科 Department of Physical Electronics, Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 池田 俊介 / Shunsuke IKEDA |
| 第 3 著者 所属（和/英） | 東京工業大学大学院理工学研究科 Department of Physical Electronics, Tokyo Institute of Technology |
| 第 4 著者 氏名（和/英） | 藤松 基彦 / Motohiko FUJIMATSU |
| 第 4 著者 所属（和/英） | 東京工業大学大学院理工学研究科 Department of Physical Electronics, Tokyo Institute of Technology |
| 第 5 著者 氏名（和/英） | 宮本 恭幸 / Yasuyuki MIYAMOTO |
| 第 5 著者 所属（和/英） | 東京工業大学大学院理工学研究科 Department of Physical Electronics, Tokyo Institute of Technology |
| 発表年月日 | 2012-05-18 |
| 資料番号 | ED2012-26,CPM2012-10,SDM2012-28 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | 34 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |