| 講演名 | 2012/2/24 2コアプロセッサL1キャッシュ構成の正確で高速なシミュレーション手法(設計技術,組込み技術とネットワークに関するワークショップETNET2012) 多和田 雅師, 柳澤 政生, 戸川 望, |
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| 抄録(和) | 近年,複数のコアをもつ組込みプロセッサが増えている.アプリケーションが限定される組込みシステムでは,速度や電力,面積の点で最適なキャッシュメモリが存在する.限定されたアプリケーションに対して複数のキャッシュ構成それぞれで動作シミュレーションを行うことで,キャッシュメモリ設計時に最適なキャッシュ構成を判定できる.マルチコアキャッシュ構成のシミュレーションは複雑になりシングルコアキャッシュ構成のシミュレーションよりも時間がかかってしまう.シングルコアプロセッサのキャッシュ構成ではシミュレーションの高速化手法が研究されているが,マルチコアプロセッサのキャッシュ構成ではシミュレーション高速化手法の研究は進んでいない.本稿では2コアプロセッサL1キャッシュのキャッシュ構成シミュレーションの高速化手法を提案する.マルチコアプロセッサではキャッシュコヒーレンシプロトコルがあり,複数の似たキャッシュ構成であっても内部状態が異なる場合が多い.そこでキャッシュコヒーレンシプロトコルの状態遷移とキャッシュ連想度に関する性質を利用することで1つのデータ構造で連想度の異なる複数のキャッシュ構成を表現する手法を提案する.複数のキャッシュ構成を1つのデータ構造で表し探索や更新の範囲を少なくすることで,シミュレーションの高速化を図る. |
| 抄録(英) | Recently, multiple-core processors are used in embedded systems very often. Since application programs running are much limited on embedded systems, there must exist an optimal cache memory in terms of power and area. Simulating application programs on various cache configurations is one of the best options to determine the optimal cache configuration. Multicore cache configuration simulation, however, is much more complicated and takes much more time than single-core cache configuration simulation. In this paper, we propose a very fast two-core L1 cache configuration simulation algorithm. We first propose a new data structure where just a single data structure represents two or more multicore cache configurations with different cache associativities. After that, we propose a new multicore cache configuration simulation algorithm using our new data structure associated with new theorems. |
| キーワード(和) | |
| キーワード(英) | |
| 資料番号 | Vol.2012-SLDM-155 No.3,Vo.2012-EMB-24 No.3 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2012/2/24(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | 2コアプロセッサL1キャッシュ構成の正確で高速なシミュレーション手法(設計技術,組込み技術とネットワークに関するワークショップETNET2012) |
| サブタイトル（和） | |
| タイトル（英） | Fast and Exact Cache Configuration Simulation for Two-core L1 Cache |
| サブタイトル（和） | |
| キーワード(1)（和/英） | |
| 第 1 著者 氏名（和/英） | 多和田 雅師 / MASASHI TAWADA |
| 第 1 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 柳澤 政生 / MASAO YANAGISAWA |
| 第 2 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科電子光システム学専攻 Dept. of Electronic and Photonic Systems, Waseda University |
| 第 3 著者 氏名（和/英） | 戸川 望 / NOZOMU TOGAWA |
| 第 3 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 発表年月日 | 2012/2/24 |
| 資料番号 | Vol.2012-SLDM-155 No.3,Vo.2012-EMB-24 No.3 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | 462 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |