| 講演名 | 2011-11-30 3次元積層型浮動小数点乗算器の回路分割手法に関する研究(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-) 川合 一茂, 多田 十兵衛, 江川 隆輔, 小林 広明, 後藤 源助, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 近年,LSIの更なる性能向上の手段として3次元積層技術が注目されている.3次元積層技術を用いて演算回路を実装する場合,演算回路を回路分割手法に基づいていくつかのサブ回路に分割し,各サブ回路が一つの層に実装される.そのため,回路分割手法により演算回路の性能は大きく変化する.本研究では,クリティカルパスと回路規模に着目した浮動小数点乗算器のための回路分割手法を提案する.提案手法は,クリティカルパス中にTSVが挿入されることを可能な限り避けるため,仮数部乗算部のクリティカルパスと正規化処理部および丸め処理部を同一の層に配置する.シミュレーションによる評価の結果,提案手法を用いた3次元積層浮動小数点乗算器は2次元実装の場合と比較して,単精度で最大8%,倍精度で最大17%の高速化を達成した. |
| 抄録(英) | Three-dimensional (3-D) integration technologies are attractive for enhancing the speed of the arithmetic circuits. To implement 3-D stacked arithmetic units, effective circuit-partitioning strategies should be applied to exploit the potential of 3-D integration technologies. In this paper, we target a single-precision and a double-precision floating-point multipliers for speed-up the circuit2 by using 3-D integration. Our partitioning strategy is that the parts of the critical-path circuits for multiplication, normalizer and rounder are implemented on the same layer, avoiding to use TSV. The simulation analysis shows that the delay time reduces to 92% for a single-precision and 83% for a double-precision multipliers, as compared with those of the conventional 2-D floating-point multipliers |
| キーワード(和) | 次元積層技術 / 浮動小数点乗算器 |
| キーワード(英) | 3-D integration / floating-point multiplier |
| 資料番号 | CPM2011-162,ICD2011-94 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 2011/11/21(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 3次元積層型浮動小数点乗算器の回路分割手法に関する研究(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | A Circuit Partitioning Strategy for 3-D Integrated Floating-point Multipliers |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 次元積層技術 / 3-D integration |
| キーワード(2)（和/英） | 浮動小数点乗算器 / floating-point multiplier |
| 第 1 著者 氏名（和/英） | 川合 一茂 / Kazushige Kawai |
| 第 1 著者 所属（和/英） | 山形大学理工学研究科 Graduate School of Science and Engineering, Yamagata University |
| 第 2 著者 氏名（和/英） | 多田 十兵衛 / Jubee Tada |
| 第 2 著者 所属（和/英） | 東北大学サイバーサイエンスセンター Cyberscience Center, Tohoku University |
| 第 3 著者 氏名（和/英） | 江川 隆輔 / Ryusuke Egawa |
| 第 3 著者 所属（和/英） | 東北大学サイバーサイエンスセンター:JST CREST Cyberscience Center, Tohoku University:JST CREST |
| 第 4 著者 氏名（和/英） | 小林 広明 / Hiroaki Kobayashi |
| 第 4 著者 所属（和/英） | 東北大学サイバーサイエンスセンター Cyberscience Center, Tohoku University |
| 第 5 著者 氏名（和/英） | 後藤 源助 / Gensuke Goto |
| 第 5 著者 所属（和/英） | 山形大学理工学研究科 Graduate School of Science and Engineering, Yamagata University |
| 発表年月日 | 2011-11-30 |
| 資料番号 | CPM2011-162,ICD2011-94 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | 327 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |