| 講演名 | 2011-10-20 ブロックLIMと次数縮小モデルを用いた非線形素子を含む多導体系の高速シミュレーション 關根 惟敏, 浅井 秀樹, |
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| 抄録(和) | 本稿では,ブロックLIM (Latency Insertion Method)と次数縮小手法に基づく高速回路シミュレーション手法について提案する.ブロックHMは陽的なleapfrog型の差分法を採用した,効率的な過渡解析手法の一つである.ブロックLIMでは,電圧と電流の双対性を適切に利用し,それぞれの変数の時間配置を半ステップずらことで,局所的なブロックごとに独立した更新処理を行っている.提案手法では,局所的なブロックの次数縮小モデルを作成し,ブロックHMの更なる高速化を行う.回路分割と次数縮小手法を組み合わせた他の従来法と異なり,提案手法は特別な操作を行うことなく回路網を分割し,過渡解析全体のコストを削減することができる.数値検証により,提案手法はCMOSインバータの接続された多導体伝送線路の解析に適していることを示す. |
| 抄録(英) | This paper describes a fast circuit simulation technique based on the block-latency insertion method (block-LIM) and a model order reduction (MOR) technique. The block-LIM is one of the efficient transient analysis methods adopting an explicit leapfrog finite difference method. In the block-LIM, due to duality of voltage and current variables, they are successfully separated from each other by using a staggered time step placement. Thus, each of them can be updated individually within a local block through a time stepping procedure. In this work, we build a reduced order model of the partitioned local block to improve the efficiency of the block-LIM. Compared to other circuit partitioning techniques coupled with the MOR, the order-reduced block-LIM can easily decrease whole computational costs of the transient simulation. Numerical results show that our approach is adequate for the fast simulation of tightly coupled multiconductor transmission lines with CMOS inverters. |
| キーワード(和) | ブロックLIM (Latency Insertion Method) / CMOSインバータ / 高速回路シミュレーション / モデル次数縮小 |
| キーワード(英) | block latency insertion method / CMOS inverter / fast circuit simulation / model order reduction |
| 資料番号 | CAS2011-41,NLP2011-68 |
| 発行日 |
| 研究会情報 | |
| 研究会 | NLP |
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| 開催期間 | 2011/10/13(から1日開催) |
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| 開催地（英） | |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Nonlinear Problems (NLP) |
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| 本文の言語 | JPN |
| タイトル（和） | ブロックLIMと次数縮小モデルを用いた非線形素子を含む多導体系の高速シミュレーション |
| サブタイトル（和） | |
| タイトル（英） | Fast Simulation of Multiconductor System with Nonlinear Devices by Using Block-Latency Insertion Method and Reduced Order Model |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ブロックLIM (Latency Insertion Method) / block latency insertion method |
| キーワード(2)（和/英） | CMOSインバータ / CMOS inverter |
| キーワード(3)（和/英） | 高速回路シミュレーション / fast circuit simulation |
| キーワード(4)（和/英） | モデル次数縮小 / model order reduction |
| 第 1 著者 氏名（和/英） | 關根 惟敏 / Tadatoshi SEKINE |
| 第 1 著者 所属（和/英） | 静岡大学創造科学技術大学院情報科学専攻 Dept. of Information Science and Tech., Graduate School of Science and Tech., Shizuoka University |
| 第 2 著者 氏名（和/英） | 浅井 秀樹 / Hideki ASAI |
| 第 2 著者 所属（和/英） | 静岡大学工学部システム工学科:静岡大学創造科学技術大学院情報科学専攻 Dept. of Systems Eng., Shizuoka University:Dept. of Information Science and Tech., Graduate School of Science and Tech., Shizuoka University |
| 発表年月日 | 2011-10-20 |
| 資料番号 | CAS2011-41,NLP2011-68 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | 243 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |