| 講演名 | 2011-09-27 FPGAを対象としたネットワークオンチップアーキテクチャの設計手法の提案(再構成回路,物理設計及び一般) 方波見 英基, 齋藤 寛, |
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| 抄録(和) | 本稿では,Altera社のFPGAやそれに付随したマイクロプロセッサを用いて,複数のクロック信号で制御されるマルチクロックネットワークオンチップ(Multi-clock NoC)に対する設計手法を提案する.設計したNoCに対して行列積を実行させ,性能,面積消費電力,消費エネルギーを評価する. |
| 抄録(英) | This paper proposes a design method of a multi-clock Network-on-Chip which is controlled by multiple clock signals with Altera's FPGA and microprocessor. This paper evaluates performance, area, and power consumption for designed NoCs running a matrix product. |
| キーワード(和) | NoC / FPGA / マルチクロック |
| キーワード(英) | NoC / FPGA / Multi-clock |
| 資料番号 | VLD2011-48 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2011/9/19(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | FPGAを対象としたネットワークオンチップアーキテクチャの設計手法の提案(再構成回路,物理設計及び一般) |
| サブタイトル（和） | |
| タイトル（英） | A Design Method of Network-on-Chip Architecture for FPGA |
| サブタイトル（和） | |
| キーワード(1)（和/英） | NoC / NoC |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | マルチクロック / Multi-clock |
| 第 1 著者 氏名（和/英） | 方波見 英基 / Hideki KATABAMI |
| 第 1 著者 所属（和/英） | 会津大学 The University of Aizu |
| 第 2 著者 氏名（和/英） | 齋藤 寛 / Hiroshi SAITO |
| 第 2 著者 所属（和/英） | 会津大学 The University of Aizu |
| 発表年月日 | 2011-09-27 |
| 資料番号 | VLD2011-48 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | 216 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |