| 講演名 | 2011-09-27 再構成可能デバイスMPLD^ 稲木 雅人, 中村 政智, 弘中 哲夫, 石黒 隆, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | FPGAは論理セルをLUTで実現し,セル間の配線をスイッチボックスで接続することで回路を実現するが,スイッチボックスは多層・大面積を必要とし,FPGA中での面積割合が90%を越えるとする報告もある.そこで我々はスイッチブロックを排した高面積効率な再構成可能デバイスであるMPLDを提案している.MPLDは,MLUTと呼ばれる多出力LUTのアレイから成り,論理セルと配線の両方をMLUTで実現する.シミュレーテッドアニーリング法を用いてMPLDへのセル配置を最適化する場合,論理セルをランダムに選択・移動させ,移動結果の評価値と温度に基づいて現在解を遷移させる.しかしこれでは,局所的に最適に配置できた部分回路の位置調整の平行移動が行なわれる確率は非常に低くなる.そこで本研究では,ネットを基準に,そのネットに接続されている論理セル全てを平行移動するムーブを追加することで,解空間の山を解消し良解への到達性を向上させることが可能か否かを評価検討する. |
| 抄録(英) | FPGAs realize a target circuit by realizing logic cells by LUTs and connecting wires among the logic cells by switch blocks. However, a switch block requires a large area and many routing layers, and it was reported that the area ratio of switch blocks in a recent FPGA exceeds 90%. Thus, we have proposed an area-efficient reconfigurable device, MPLD, which has no switch blocks. An MPLD consists of an array of multiple-output LUTs (MLUTs), which realize both logic cells and wire connections. When placing a circuit on an MPLD using a standard method based on simulated annealing, a logic cell is randomly selected and replaced, and then the placement is evaluated to decide whether to accept it or not. This method, however, rarely translates regionally optimized sub-circuits to adjust their positions. In this study, to shorten the distance between good placement solutions, we propose a net-based move in neighbor solution generation which translates the logic cells connected by a target net, and evaluate its effectiveness by experiments. |
| キーワード(和) | MPLD / FPGA / 配置設計 / シミュレーテッドアニーリング / ムーブ |
| キーワード(英) | MPLD / FPGA / Placement / Simulated annealing / Move |
| 資料番号 | VLD2011-47 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 2011/9/19(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 再構成可能デバイスMPLD^ |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Net-based Move in Placement for a Memory-based Reconfigurable Device MPLD^ |
| サブタイトル（和） | |
| キーワード(1)（和/英） | MPLD / MPLD |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | 配置設計 / Placement |
| キーワード(4)（和/英） | シミュレーテッドアニーリング / Simulated annealing |
| キーワード(5)（和/英） | ムーブ / Move |
| 第 1 著者 氏名（和/英） | 稲木 雅人 / Masato INAGI |
| 第 1 著者 所属（和/英） | 広島市立大学情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 中村 政智 / Mosatoshi NAKAMURA |
| 第 2 著者 所属（和/英） | 広島市立大学情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 3 著者 所属（和/英） | 広島市立大学情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 石黒 隆 / Takashi ISHIGURO |
| 第 4 著者 所属（和/英） | 太陽誘電株式会社 Taiyo Yuden Co., Ltd |
| 発表年月日 | 2011-09-27 |
| 資料番号 | VLD2011-47 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | 216 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |