| 講演名 | 2011-09-27 Network On Chipのリコンフィギュアブルレイアウト(再構成回路,物理設計及び一般) 中村 祐一, |
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| 抄録(和) | システムの複雑化に伴ってSystem on Chip (SoC)には多数のコアが搭載されることが今後予想されている。このようなSoCに実装された多数のコア間の接続手法が大きな問題となると予想されており、その解決手法のひとつが接続信号をパケット化して通信するNetwork On Chip (NoC)である。現在においてもSoCの物理設計、すなわち配置配線には、多数の論理素子の接続のために膨大な配線を行う必要があり多大な時間が必要となっているが、今後のコア数の増大に従ってさらに多大な時間が必要となる。しかし、NoCを利用すると多数のコアの配置配線の時間が大幅に短縮される他、接続の規則性からなる再構成容易性からコア数の増加やコアの交換といった回路の一部修正が簡単になると予想されている。本稿では、このNoCの優位性を確認するため、1)一般的なバスベースSoCとNoCベースのSoCとのレイアウト結果における総配線長やツールの運用時間などの比較、2)NoCのレイアウト手法、3)コア数の増大や、コアの交換などの場合のバスベースSoCとNoCベースのSoCのレイアウト結果の比較などを行った。その結果、16コア以上のSoCの場合、NoCはバスベースと比較してそう配線長や再構成容易性の観点で優位性があることを確認できた。 |
| 抄録(英) | This paper presents a reconfigurable layout method and evaluation for Networks-on-Chip (NoCs) based on hierarchical layout. Currently, the layout design time is quite significant, because of the complexity involved with the verification of timing and signal integrity constraints. This limits the possibility to perform incremental changes at the physical design stage. However, a NoC which connects IP cores by network interfaces can be easily reconfigured during place and route. In general, a strict hierarchical design method can provide ease of reconfigurability, but it results in worse area and timing with respect to a flat layout method, which, on the other hand, does not provide reconfigurability. In this paper, first, we evaluate and confirm the advantages of NoC. And then, we propose a rough hierarchical layout which combines the benefits of both hierarchical and flat layout design styles. Experimental results show area and performance numbers similar to the ones achieved by a flat layout as well as reconfigurability characteristics similar to the ones provided by a strict hierarchical layout. |
| キーワード(和) | 配置配線 |
| キーワード(英) | SoC / Network on Chip / Engineering change order |
| 資料番号 | VLD2011-46 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2011/9/19(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | Network On Chipのリコンフィギュアブルレイアウト(再構成回路,物理設計及び一般) |
| サブタイトル（和） | |
| タイトル（英） | A Reconfigurable Layout Method and Evaluation for Network on Chip |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 配置配線 / SoC |
| 第 1 著者 氏名（和/英） | 中村 祐一 / Yuichi Nakamura |
| 第 1 著者 所属（和/英） | NECシステムIPコア研究所 System IP Core Research Laboratories, NEC Corp. |
| 発表年月日 | 2011-09-27 |
| 資料番号 | VLD2011-46 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | 216 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |